相对于需要进行复杂电路匹配的低频电路而言，高频电路的结构相对简单，但简单的结构往往意味着需要考虑更多的问题。以常见的AC耦合电容为例，要么在芯片之间加两颗直连，要么在芯片与连接器之间加两颗电容。尽管看起来简单，但在高速情况下一切都不同。高速使得这颗电容变得不够理想，如果这颗电容设计不好，可能会导致整个项目的失败。因此，对于高速电路而言，没有优化好这颗AC耦合电容将是致命的。
首先要明确AC耦合电容的作用。一般来说，我们使用AC耦合电容来提供直流偏压，即滤除信号的直流成分，使信号关于0轴对称。既然如此，那么这颗电容是否可以放置在通路的任何位置呢？这是高频电路设计时遇到的第一个问题——AC耦合电容应该放在哪里。
1、作用机理和建模
图1显示了一个简化的数据路径等效电路。这包括一个通过电阻Z0到Vcc终止的CML源驱动器，一个具有阻抗Z0的传输线路，一个耦合电容器的等效电路，以及通过电阻Z0到VCC的传输线路的端接。在大多数情况下，Rshunt的值足够大，对下面的分析可以忽略。Cpad是耦合电容在PCB板中的封装焊盘带来的寄生电容。
电容模型处理方法：去掉其中主要的串联电容C，这有助于建立仿真的DC路径及进一步的TDR信号分析。这样处理的原因有两个：
1、大部分高速信号协议在低于100MHz的时候都是直流平衡编码；
2、高速高频信号下(MHz以上)，隔直电容C的阻抗接近0欧姆，可以看成一根导线。
2、耦合电容仿真
AC耦合电容，也叫DC blocking隔直电容，在几乎所有的高速串行链路中，都可以看到它的身影，它的主要作用是去掉信号中的直流偏置分量，同时让高频分量可以顺利通过，类似于一个高宽带的滤波器。
由于电容的焊盘通常都要比传输线的宽度要细，在电容这里会形成一个阻抗偏低点，提升这个阻抗，是电容仿真优化的重点。
为了减小阻抗失配，会选用封装比较小的电容，目前高速PCB中，0201和01005封装的电容用的比较多，一般都是MLCC（Multi-layer Ceramic Capacitor ）多层陶瓷电容，因为使用的是多层电极叠加结构，高频时电感非常低，具有非常低的等效串联电阻，损耗小。
MLCC电容结构参考图一：两边是用来焊接的大电极，镀镍，镀锡，中间的陶瓷介质是钛酸钡，中间包裹着相互交错叠加的电极薄片，容值大小不同，电极的数量就不同。图二是0201封装电容尺寸，从村田官网截的图。
AC耦合电容仿真，如果能拿到具体的MLCC模型最好不过了，但是像陶瓷的介电常数、内部电极数量这些参数对厂家来说都是机密，一般人是没法拿到这些数据的，就算有这些尺寸，因为内部电极的厚度不过1~3um，这种薄片在HFSS中仿真，会划分非常多的网格数，耗费很多的CPU和内存资源，仿真时间很长，因此MLCC模型不太适合直接用来仿真。
当然，这也并非绝对，samtec的大神就发表了关于用MLCC陶瓷电容仿真56Gbps和112Gbps PAM4的论文，有兴趣的可以去了解下文末的参考资料，但是对普通的仿真者来讲，技术难度还是比较大。
建立一些相对简单的模型来进行电容阻抗的优化。基于此模型，仿真出来的阻抗（TDR）应该与测试的TDR很接近，不然仿真模型也没有意义。
Type A这个模型是校准过的模型，但测试发现它的精度还不够，要继续完善。
type B——是一个标准0201封装尺寸的金属块模型，中间的block尺寸可调，需要基于实测TDR。
type C——这个模型是HFSS help提到的一种，保留电容两边的金属电极，中间加了一个0.1uF电容边界条件。
上面的几个模型，使用HFSS进行仿真，求解方式为drivern terminal，插值法宽带扫描并且使用的wave port的deembedding，求解频率设置为DC~75GHz，对应信号的上升沿时间为15ps。
对比使用不同电容模型时的TDR曲线，其中尖峰前后两段较平坦的曲线为差分对的阻抗，尖峰为电容阻抗，从图八可以看出，同样的传输结构，使用不同的电容模型，仿真出来的阻抗差异还是很大的，Type A和Type B两种模型仿真出来的阻抗更接近，而使用边界条件的模型，阻抗要比纯金属的模型阻抗大5ohm左右。
再来看通道的插损insertion loss，也就是SDD21的差异，请看图九，当频率小于12.5GHz，可以认为模型间基本没差别，因此低速信号的仿真（<10Gbps），这几种模型都是可以使用的，但是到了高频尤其是20GHz以后，性能的差别就出来了，还是校准过的模型type A损耗最小,其次是type B，使用边界条件的模型损耗偏大，这跟电容这里的阻抗偏高（106ohm）有关系。
上面的仿真数据对比说明，使用不同的电容模型，当频率（>20GHz)高了以后，性能差异还是很大的。低速率时代（<10Gbps），使用任何一种模型都没问题，当速率高了以后，就不建议直接使用边界条件电容模型，因为它们不会呈现导体加厚后的寄生电容效应，以及电容本身与GND的电容效应，此时建议使用type A和Type B这两种模型，对应的金属block尺寸要经过严格的测试校准。
3、高速隔直电容应该放在始端还是末端
我们需要考虑两件事：
a．Port-1是驱动端，Port-2是接收端（电容靠近接收端）
b．Port-2是驱动端，Port-1是接收端（电容靠近驱动端）
在Port-1上输入一个脉冲，在Port-2上观察响应，然后反向来（在Port-2上输入信号，在Port-1上观察响应）。如果第一个人说的对，理论上会有非常大的不连续，那么我们应该可以看到接收端波形的差别。
图10 时域脉冲（左图）；前向和后向损耗（右图）
这里问题来了，图10中两种情况下的结果基本上没区别，意味着对于这个拓扑和参数来说，电容不论是放到驱动端还是接收端并没有影响。那么第二种说法呢？S参数的相关性（对于两端口的无源网络，S21=S12），根据结果，在这点时域的观点是错的，频域的观点是正确的。但是，让我们再进一步分析。
图11显示了TDR和两端的回波损耗。通过TDR曲线可以清楚的看到拓扑中的每一个部分，Port-2距离隔直电容近，比Port-1的TDR不连续性大的多，类似，在频域可以看到Port-2的回损比Port-1差好多。
由于拓扑不对称，S11不等于S22，可能由于这个让人觉得电容的位置会有影响，但是事实是，在这个简单的例子中，信号向前传输或者是向后传输是一样的，如图10所示。
图11 TDR曲线（端口1和2）；回波损耗（S11和S22）
那么电容的位置到底有没有影响？现在创建一个拓扑，总长度保持在11inch，将电容以不同的增量从一端移动到中心，理论上我们应该看不到区别。
图12在接收端观察到的上升时间（左图）；整个脉冲波形，放大了反射（右图）
从图12中可以看到一个有趣的现象，当电容从驱动端移动至传输线中间时，可以看到以下现象：
1．接收端的信号有变化，证明了电容在传输线的不同位置结果是不同的。
2．但是确定了一个位置时，不管驱动在左边还是在右边，在接收端产生的信号是相同的。
3．当将电容从传输线的中心位置移动到两端的时候，可以观察到两端之间的反射脉冲在不同时刻。
4．当隔直电容分别被放到每一端时，大部分的带宽都在上升沿，如图7所示。
事实上简单的看一下谐振的位置，目测每一个谐振点的起始位置，就可以找到隔直电容在某一端的大概位置。
图13 每一类长度的1/2谐波
图13中，通过计算后，到一端的距离为1.3243inch，近似为1inch。3.06inch近似为3inch，5.07inch和6inch近似为5inch。为什么有两个点都近似为5inch？当把电容放到距离一端5inch的地方时，它也是距离另一端6inch的地方，因为总的线长是11inch。在5inch处，可以看到电容两侧的1/2谐波。
当然这些不连续脉冲会继续来回几次直到传输线的自然损耗将其衰减。在计算眼图时，这些点会干扰后续的部分，最终大大降低接收端眼图的质量。
那么如果传输线上有更多的损耗，这些令人厌烦的谐振又会如何呢？下边来试一下。
图14 每一种介质损耗的谐振（左图）；损耗（右图）
图14中通过改变介质损耗角，可以看一下信号大体上是如何降低的，但是同样谐振点较小，在很多情况下，可以利用损耗来衰减谐振点。
接下来再进一步的试验，测试前，需要考虑驱动源及接收端输入阻抗为50Ohm，完全与传输线的阻抗匹配。如果将电容放到驱动端会发生什么，同时改变源端阻抗，从40Ohm变到50Ohm，而接收端阻抗保持在50Ohm。
图15 40ohm和50ohm远端阻抗的结果
从图15可以看出，正如预期的那样，源端阻抗变化时电压的稳态值，但是不连续点的大小总体上并没有受到太大影响，不过并不是说源端和电容的不连续点不会改变信号的幅度，最终是会的。传输线的不连续性和两端的不连续性之间的差异会对上边提到的1/2谐波幅度产生直接的影响。实际上是由于该值的不连续，1/2谐波会转化成1/4谐波。
在这个特定的例子下，源端阻抗为40-55欧姆，除了脉冲稳定状态下的高电平像预期的一样变化，从波形的整体上看基本上没受太大影响。
看一下电容在两个不同位置时所有的差分阻抗，如图16所示，可以看出影响这些点的主要是电容的位置，不是驱动端的阻抗。
图16 在源端0.1inch处加电容（左图）；在源端3inch处加电容（左图）
如果将里边的电容都去掉，上边的仿真拓扑都是对称的，意味着在两端均有相同数量的不连续点，那么问题是如果拓扑不是均匀的会如何呢？比如在靠近一端处有个连接器，或者其他东西，为了验证这个问题，简单的将一端的过孔加倍。然后同时跑两个例子，第一个是有隔直电容的，到via4的距离为10inch，第二个的隔直电容到via4的距离为1inch。
从图17可以看出，这两个拓扑的结果从时域和频域都是不一样的。当隔直电容距离4pf的via（via4）更近时反射比较大。不要认为电容距离不连续性大的一侧就是最差的选择，可能不是，很难说这对每种情况都适用，仅仅取决于你的拓扑及不连续的类型及如何利用这些不连续点来放置电容。关键是尝试通过减小反射来放置电容，从信号角度来看不管接收还是发送都没有影响。
图17阶跃响应（左图）；损耗（右图）
考虑到其他因素也是很重要的，比如可拆卸接口，热插拔，短路保护等等，都会影响放置电容的位置。但是从SI的角度看可以得出结论：
1. 电容的放置应当尽量降低传输线的不连续。可以想象，电容的不连续性越小，产生的反射越小。
2. 整体上电容应当离驱动端或者接收端较近，距离（Delay）最好小于1/2个UI的的长度，这样会有利于减小对眼图的影响，避免眼图裕量的减少。
3. 当电容的位置确定了，就不要再考虑拓扑的外观，跟哪端是驱动端没关系。
现在来看最开始的问题，确实我们可以说两种都是对的：电容在哪没关系（从时域角度来分析），但是当我们确定了拓扑后，就不再管驱动是在哪端了，只要靠近驱动或者发送端即可（频域）。
4、交流耦合电容器互连的互对称性
通道建模如图18和19所示：
借助仿真工具，从图20可以看出：
- 耦合电容焊盘cut-out具有更低的反射，S11和S22接近；
- 反射在实际应用中不是主要影响因素。
图21到图23可以得出以下结论：
- 传输参数和TDT响应取决于电容器安装结构的几何形状，而不依赖于电容器的位置；
- 传输参数和TDT响应取决于电容器安装结构的几何形状，而不依赖于电容器的位置；
- 通过优化安装结构的几何形状（在参考平面上使用切口）和将电容器定位在离信号源更远的地方，可以使反射最小化；
- 反射的影响必须考虑通道的所有元素，如连接器、封装、通孔、非线性和反射驱动器和接收器；
5、 如果驱动端和接收端不匹配会有什么不同？
6 如果在这个通道中有其他的不连续性呢？
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