bram帧缓存模块&直方图拉伸 Verilog代码

已于 2024-06-23 23:54:00 修改
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分类专栏： FPGA图像处理 文章标签： fpga开发
于 2024-06-19 01:26:42 首次发布
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1 摄像头数据分别传入两个bram中

`timescale 1ns / 1ps

//摄像头数据分别传入两个bram中
module camera_to_2bram (
    input reset_n,
    input camera_clk,
    input camera_frame_valid_i,
    input [13:0] camera_data_i,
    output reg [16:0] write_addr,
    output reg [13:0] camera_data_to_bram,
    output buffer0_write_en,
    output buffer1_write_en
);


  localparam PIXEL_SIZE = 320 * 256;  //输入的每帧像素数量

  reg buffer0_write_flag, buffer1_write_flag;
  reg camera_frame_valid_i_d0;

  reg [13:0] camera_data_i_d0;


  //对帧有效信号打一拍
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      camera_frame_valid_i_d0 <= 0;
    end else begin
      camera_frame_valid_i_d0 <= camera_frame_valid_i;
    end
  end

  //检测帧有效信号的上升沿
  assign frame_rise_edge = camera_frame_valid_i && !camera_frame_valid_i_d0;

  //每一帧开始换另一个bram写
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      buffer0_write_flag <= 0;
      buffer1_write_flag <= 1;
    end else begin
      if (frame_rise_edge == 1) begin
        buffer0_write_flag <= ~buffer0_write_flag;
        buffer1_write_flag <= ~buffer1_write_flag;
      end else begin
        buffer0_write_flag <= buffer0_write_flag;
        buffer1_write_flag <= buffer1_write_flag;
      end
    end
  end

  //对于每一个bram的写有效信号
  assign buffer0_write_en = buffer0_write_flag && camera_frame_valid_i_d0;
  assign buffer1_write_en = buffer1_write_flag && camera_frame_valid_i_d0;

  //计算写入地址
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      write_addr <= 0;
    end else begin
      if (camera_frame_valid_i_d0 == 0) begin
        write_addr <= 0;
      end else if (write_addr == PIXEL_SIZE - 1) begin
        write_addr <= 0;
      end else begin
        write_addr <= write_addr + 1;
      end
    end
  end



  //对写入数据打一拍
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      camera_data_to_bram <= 0;
    end else begin
      camera_data_to_bram <= camera_data_i;
    end
  end


endmodule

2 帧缓存代码

`timescale 1ns / 1ps

//帧缓存模块，可以对输入的连续摄像头数据进行一帧的缓存，缓存完再输出出去
module image_frame_buffer (
    input reset_n,
    input camera_clk,
    input camera_frame_valid_i,
    input [13:0] camera_data_i,
    output camera_frame_valid_o,
    output [13:0] camera_data_o
);

  localparam PIXEL_SIZE = 320 * 256;  //输入的每帧像素数量&每个bram深度

  reg buffer0_write_flag, buffer1_write_flag;
  wire buffer0_write_en, buffer1_write_en;
  reg [16:0] write_addr;
  reg camera_frame_valid_i_d0;
  wire frame_rise_edge;
  reg [13:0] camera_data_to_bram;


  //对帧有效信号打一拍
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      camera_frame_valid_i_d0 <= 0;
    end else begin
      camera_frame_valid_i_d0 <= camera_frame_valid_i;
    end
  end

  //检测帧有效信号的上升沿
  assign frame_rise_edge = camera_frame_valid_i && !camera_frame_valid_i_d0;

  //每一帧开始换另一个bram写
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      buffer0_write_flag <= 0;
      buffer1_write_flag <= 1;
    end else begin
      if (frame_rise_edge == 1) begin
        buffer0_write_flag <= ~buffer0_write_flag;
        buffer1_write_flag <= ~buffer1_write_flag;
      end else begin
        buffer0_write_flag <= buffer0_write_flag;
        buffer1_write_flag <= buffer1_write_flag;
      end
    end
  end

  //对于每一个bram的写有效信号
  assign buffer0_write_en = buffer0_write_flag && camera_frame_valid_i_d0;
  assign buffer1_write_en = buffer1_write_flag && camera_frame_valid_i_d0;

  //计算写入地址
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      write_addr <= 0;
    end else begin
      if (camera_frame_valid_i_d0 == 0) begin
        write_addr <= 0;
      end else if (write_addr == PIXEL_SIZE - 1) begin
        write_addr <= 0;
      end else begin
        write_addr <= write_addr + 1;
      end
    end
  end



  //写入bram的数据要打一拍，对齐写使能和写地址
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      camera_data_to_bram <= 0;
    end else begin
      camera_data_to_bram <= camera_data_i;
    end
  end

  //伪双端口bram，a写b读，宽度14，深度320*256，输出数据延迟一拍
  image_buffer_bram_0 bram_0 (
      .clka(camera_clk),  // input wire clka
      .ena(1),  // input wire ena
      .wea(buffer0_write_en),  // input wire [0 : 0] wea
      .addra(write_addr),  // input wire [16 : 0] addra
      .dina(camera_data_to_bram),  // input wire [13 : 0] dina

      .clkb(camera_clk),  // input wire clkb
      .addrb(read_addr),  // input wire [16 : 0] addrb
      .doutb(buffer0_read_data)  // output wire [13 : 0] doutb
  );

  image_buffer_bram_1 bram_1 (
      .clka(camera_clk),  // input wire clka
      .ena(1),  // input wire ena
      .wea(buffer1_write_en),  // input wire [0 : 0] wea
      .addra(write_addr),  // input wire [16 : 0] addra
      .dina(camera_data_to_bram),  // input wire [13 : 0] dina

      .clkb(camera_clk),  // input wire clkb
      .addrb(read_addr),  // input wire [16 : 0] addrb
      .doutb(buffer1_read_data)  // output wire [13 : 0] doutb
  );


  reg [16:0] read_addr;
  reg buffer0_read_flag, buffer1_read_flag;
  wire [13:0] buffer0_read_data;
  wire [13:0] buffer1_read_data;
  reg frame_valid_o;


  //设置对每块bram的读标志，读标志和读地址对齐，比读出的数据和帧有效信号早一拍
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      buffer0_read_flag <= 0;
      buffer1_read_flag <= 0;
    end else begin
      if (read_addr == PIXEL_SIZE) begin
        buffer0_read_flag <= 0;
        buffer1_read_flag <= 0;
      end else if (write_addr == PIXEL_SIZE - 1 && buffer0_write_flag == 1) begin
        buffer0_read_flag <= 1;
        buffer1_read_flag <= 0;
      end else if (write_addr == PIXEL_SIZE - 1 && buffer1_write_flag == 1) begin
        buffer0_read_flag <= 0;
        buffer1_read_flag <= 1;
      end else begin
        buffer0_read_flag <= buffer0_read_flag;
        buffer1_read_flag <= buffer1_read_flag;
      end
    end
  end

  //计算读地址，因为bram读出数据要在地址延后一拍才出，所以要把读地址+1，让数据全部从bram出来再清零
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      read_addr <= 0;
    end else begin
      if (buffer0_read_flag == 0 && buffer1_read_flag == 0) begin
        read_addr <= 0;
      end else if (read_addr == PIXEL_SIZE) begin
        read_addr <= 0;
      end else begin
        read_addr <= read_addr + 1;
      end
    end
  end


  //设置帧有效标志
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      frame_valid_o <= 0;
    end else begin
      if (buffer0_read_flag == 0 && buffer1_read_flag == 0) begin
        frame_valid_o <= 0;
      end else if (read_addr == PIXEL_SIZE) begin
        frame_valid_o <= 0;
      end else begin
        frame_valid_o <= 1;
      end
    end
  end

  //输出帧有效标志
  assign camera_frame_valid_o = frame_valid_o;

  //设置两个bram的输出标志
  wire bram0_out_flag, bram1_out_flag;
  assign bram0_out_flag = (buffer0_read_flag == 1) && (frame_valid_o == 1);
  assign bram1_out_flag = (buffer1_read_flag == 1) && (frame_valid_o == 1);

  //输出读到的数据
  assign camera_data_o = bram0_out_flag ? buffer0_read_data : (bram1_out_flag ? buffer1_read_data : 0);


endmodule

3 帧缓存模块，并统计最大值最小值代码

`timescale 1ns / 1ps

//帧缓存模块，可以对输入的连续摄像头数据进行一帧的缓存，并统计最大值最小值，缓存完再和最大值最小值一起输出出去
module image_frame_buffer (
    input reset_n,
    input camera_clk,
    input camera_frame_valid_i,
    input [13:0] camera_data_i,
    output camera_frame_valid_o,
    output [13:0] camera_data_o,
    output [13:0] data_max,
    output [13:0] data_min
);

  localparam PIXEL_SIZE = 320 * 256;  //输入的每帧像素数量&每个bram深度

  reg buffer0_write_flag, buffer1_write_flag;
  wire buffer0_write_en, buffer1_write_en;
  reg [16:0] write_addr;
  reg camera_frame_valid_i_d0;
  wire frame_rise_edge;
  reg [13:0] camera_data_to_bram;


  //对帧有效信号打一拍
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      camera_frame_valid_i_d0 <= 0;
    end else begin
      camera_frame_valid_i_d0 <= camera_frame_valid_i;
    end
  end

  //检测帧有效信号的上升沿
  assign frame_rise_edge = camera_frame_valid_i && !camera_frame_valid_i_d0;

  //每一帧开始换另一个bram写
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      buffer0_write_flag <= 0;
      buffer1_write_flag <= 1;
    end else begin
      if (frame_rise_edge == 1) begin
        buffer0_write_flag <= ~buffer0_write_flag;
        buffer1_write_flag <= ~buffer1_write_flag;
      end else begin
        buffer0_write_flag <= buffer0_write_flag;
        buffer1_write_flag <= buffer1_write_flag;
      end
    end
  end

  //对于每一个bram的写有效信号
  assign buffer0_write_en = buffer0_write_flag && camera_frame_valid_i_d0;
  assign buffer1_write_en = buffer1_write_flag && camera_frame_valid_i_d0;

  //计算写入地址
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      write_addr <= 0;
    end else begin
      if (camera_frame_valid_i_d0 == 0) begin
        write_addr <= 0;
      end else if (write_addr == PIXEL_SIZE - 1) begin
        write_addr <= 0;
      end else begin
        write_addr <= write_addr + 1;
      end
    end
  end



  //写入bram的数据要打一拍，对齐写使能和写地址
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      camera_data_to_bram <= 0;
    end else begin
      camera_data_to_bram <= camera_data_i;
    end
  end

  //伪双端口bram，a写b读，宽度14，深度320*256，输出数据延迟一拍
  image_buffer_bram_0 bram_0 (
      .clka(camera_clk),  // input wire clka
      .ena(1),  // input wire ena
      .wea(buffer0_write_en),  // input wire [0 : 0] wea
      .addra(write_addr),  // input wire [16 : 0] addra
      .dina(camera_data_to_bram),  // input wire [13 : 0] dina

      .clkb(camera_clk),  // input wire clkb
      .addrb(read_addr),  // input wire [16 : 0] addrb
      .doutb(buffer0_read_data)  // output wire [13 : 0] doutb
  );

  image_buffer_bram_1 bram_1 (
      .clka(camera_clk),  // input wire clka
      .ena(1),  // input wire ena
      .wea(buffer1_write_en),  // input wire [0 : 0] wea
      .addra(write_addr),  // input wire [16 : 0] addra
      .dina(camera_data_to_bram),  // input wire [13 : 0] dina

      .clkb(camera_clk),  // input wire clkb
      .addrb(read_addr),  // input wire [16 : 0] addrb
      .doutb(buffer1_read_data)  // output wire [13 : 0] doutb
  );


  reg [16:0] read_addr;
  reg buffer0_read_flag, buffer1_read_flag;
  wire [13:0] buffer0_read_data;
  wire [13:0] buffer1_read_data;
  reg frame_valid_o;


  //设置对每块bram的读标志，读标志和读地址对齐，比读出的数据和帧有效信号早一拍
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      buffer0_read_flag <= 0;
      buffer1_read_flag <= 0;
    end else begin
      if (read_addr == PIXEL_SIZE) begin
        buffer0_read_flag <= 0;
        buffer1_read_flag <= 0;
      end else if (write_addr == PIXEL_SIZE - 1 && buffer0_write_flag == 1) begin
        buffer0_read_flag <= 1;
        buffer1_read_flag <= 0;
      end else if (write_addr == PIXEL_SIZE - 1 && buffer1_write_flag == 1) begin
        buffer0_read_flag <= 0;
        buffer1_read_flag <= 1;
      end else begin
        buffer0_read_flag <= buffer0_read_flag;
        buffer1_read_flag <= buffer1_read_flag;
      end
    end
  end

  //计算读地址，因为bram读出数据要在地址延后一拍才出，所以要把读地址+1，让数据全部从bram出来再清零
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      read_addr <= 0;
    end else begin
      if (buffer0_read_flag == 0 && buffer1_read_flag == 0) begin
        read_addr <= 0;
      end else if (read_addr == PIXEL_SIZE) begin
        read_addr <= 0;
      end else begin
        read_addr <= read_addr + 1;
      end
    end
  end


  //设置帧有效标志
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      frame_valid_o <= 0;
    end else begin
      if (buffer0_read_flag == 0 && buffer1_read_flag == 0) begin
        frame_valid_o <= 0;
      end else if (read_addr == PIXEL_SIZE) begin
        frame_valid_o <= 0;
      end else begin
        frame_valid_o <= 1;
      end
    end
  end

  //输出帧有效标志
  assign camera_frame_valid_o = frame_valid_o;


  //设置两个bram的输出标志
  wire bram0_out_flag, bram1_out_flag;
  assign bram0_out_flag = (buffer0_read_flag == 1) && (frame_valid_o == 1);
  assign bram1_out_flag = (buffer1_read_flag == 1) && (frame_valid_o == 1);

  //输出读到的数据
  assign camera_data_o = bram0_out_flag ? buffer0_read_data : (bram1_out_flag ? buffer1_read_data : 0);


  reg [13:0] bram0_max, bram0_min;
  reg [13:0] bram1_max, bram1_min;

  reg [13:0] bram0_buffer_max, bram0_buffer_min;
  reg [13:0] bram1_buffer_max, bram1_buffer_min;

  //计算此时输入的图像数据的最大值最小值
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      bram0_max <= 0;
      bram0_min <= 16383;
    end else begin
      if (buffer0_write_en == 0) begin
        bram0_max <= 0;
        bram0_min <= 16383;
      end else begin
        bram0_max <= (camera_data_to_bram > bram0_max) ? camera_data_to_bram : bram0_max;
        bram0_min <= (camera_data_to_bram < bram0_min) ? camera_data_to_bram : bram0_min;
      end
    end
  end

  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      bram1_max <= 0;
      bram1_min <= 16383;
    end else begin
      if (buffer1_write_en == 0) begin
        bram1_max <= 0;
        bram1_min <= 16383;
      end else begin
        bram1_max <= (camera_data_to_bram > bram1_max) ? camera_data_to_bram : bram1_max;
        bram1_min <= (camera_data_to_bram < bram1_min) ? camera_data_to_bram : bram1_min;
      end
    end
  end

  //缓存最大值最小值
  always @(posedge camera_clk or negedge reset_n) begin
    if (!reset_n) begin
      bram0_buffer_max <= 0;
      bram0_buffer_min <= 0;
      bram1_buffer_max <= 0;
      bram1_buffer_min <= 0;
    end else begin
      if (write_addr == PIXEL_SIZE - 1) begin
        bram0_buffer_max <= bram0_max;
        bram0_buffer_min <= bram0_min;
        bram1_buffer_max <= bram1_max;
        bram1_buffer_min <= bram1_min;
      end else begin
        bram0_buffer_max <= bram0_buffer_max;
        bram0_buffer_min <= bram0_buffer_min;
        bram1_buffer_max <= bram1_buffer_max;
        bram1_buffer_min <= bram1_buffer_min;
      end
    end
  end


  //输出最大值和最小值
  assign data_max = bram0_out_flag ? bram0_buffer_max : bram1_out_flag ? bram1_buffer_max : 16383;
  assign data_min = bram0_out_flag ? bram0_buffer_min : bram1_out_flag ? bram1_buffer_min : 0;

endmodule

4 直方图拉伸代码

`timescale 1ns / 1ps

module image_histogram_stretch_14_to_8 (
    input reset_n,
    input camera_clk,
    input camera_frame_valid_i,
    input [13:0] camera_data_i,
    output camera_frame_valid_o,
    output [7:0] camera_data_o,
    output [13:0] img_data,
    output img_valid,
    output [16:0] bram_read_addr,
    output [13:0] data_max,
    output [13:0] data_min,
    output reg_img_valid
);


  wire [21:0] data_sub_min_m255;
  wire [13:0] data_sub_min;

  wire [13:0] max_sub_min;

  image_frame_buffer testuu1 (
      .reset_n(reset_n),
      .camera_clk(camera_clk),
      .camera_frame_valid_i(camera_frame_valid_i),
      .camera_data_i(camera_data_i),
      .camera_frame_valid_o(img_valid),
      .camera_data_o(img_data),
      .data_max(data_max),
      .data_min(data_min),
      .bram_read_addr(bram_read_addr)
  );


  直方图拉伸
  //g = 255*(f - min)/(max - min)
  assign data_sub_min = img_data - data_min;
  assign data_sub_min_m255 = {data_sub_min, 8'b0} - data_sub_min;
  assign max_sub_min = data_max - data_min;


  div_gen_0 div (
      .aclk(camera_clk),  // input wire aclk
      .s_axis_divisor_tvalid(img_valid),  // input wire s_axis_divisor_tvalid
      .s_axis_divisor_tdata(max_sub_min),  // input wire [15 : 0] s_axis_divisor_tdata
      .s_axis_dividend_tvalid(img_valid),  // input wire s_axis_dividend_tvalid
      .s_axis_dividend_tdata(data_sub_min_m255),  // input wire [23 : 0] s_axis_dividend_tdata
      .m_axis_dout_tvalid(camera_frame_valid_o),  // output wire m_axis_dout_tvalid
      .m_axis_dout_tdata(axis_dout_tdata)  // output wire [39 : 0] m_axis_dout_tdata
  );

  wire [39 : 0] axis_dout_tdata;
  assign camera_data_o = camera_frame_valid_o ? ((axis_dout_tdata[39:16]> 255) ? 255 : axis_dout_tdata[23:16]) : 0;

  reg [23:0] delay_valid;  //延时24个时钟单位

  always @(posedge camera_clk or reset_n) begin
    if (!reset_n) begin
      delay_valid <= 0;
    end else begin
      delay_valid <= {delay_valid[22:0], img_valid};
    end
  end
  assign reg_img_valid = delay_valid[23];


endmodule

梦想成为大佬的小pp
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专栏目录
Verilog搭建内存Bram
01-30
基于FPGA搭建BRAM，实测可用，能够实现日常内存的模拟与仿真。
【【FIFO到 BRAM IP的 互联 即 AXIstream转接至 BRAM上 的 verilog 代码 】】
weixin_50965981的博客
11-08 134
FIFO到 BRAM IP的 互联 即 AXIstream转接至 BRAM上 的 verilog 代码
BRAM与URAM在verilog设计中的应用
Lily4801的博客
11-01 386
Xilinx7系列FPGA中的块RAM可存储36 Kb的数据，可以配置为两个独立的18 Kb RAM或一个36 Kb RAM。在简单双端口模式下，每个36 Kb块RAM可以配置为64K x 1（与相邻的36 Kb块内存级联时）、32K x 1、16K x 2、8K x 4、4K x 9、2K x 18、1K x 36或512 x 72。在简单双端口模式下，每个18 Kb块RAM可以配置为16K x 1、8K x2、4K x 4、2K x 9、1K x 18或512 x 36。
Verilog语法点滴
qq_45020064的博客
12-15 771
Verilog语法点滴
【牛客网刷题系列 之 Verilog进阶挑战】~ 存储器专题
qq_40549426的博客
07-08 688
关于RAM的分类以及相关知识，可以参考以下几篇文章： 1. BRAM和DRAM 2. 细分与归类 设计一个单端口RAM，它有： 写接口，读接口，地址接口，时钟接口和复位；存储宽度是4位，深度128。注意rst为低电平复位无输入信号 enb, clk, rst addr w_data 类型 wire 在testbench中，clk为周期5ns的时钟，rst为低电平复位输出信号 r_data 类型 wire该题是一个单端口RAM，读和写是不能同时进行的，要么读，要么写，这里还有一个需要区分的点，
Matlab代码verilog-vga_bram:vga_bram
05-27
Matlab代码verilog 显示来自FPGA Block RAM的图像的VGA控制器 这是一个640x480 VGA控制器，它显示大小为256x256的图像，每个像素为256色（8位）。 该设计在Digilent的Nexys 3 FPGA板上进行了测试。 如果要更改图像，...
MD5_算法模块FPGA_Verilog设计源代码.rar
10-15
以下是对"MD5_算法模块FPGA_Verilog设计源代码.rar"的详细解释： 首先，MD5算法是基于消息摘要的加密算法，由Ron Rivest在1991年提出，它将任意长度的输入（也叫做预映射或message）转化为固定长度的输出，通常为...
RAM搭建的异步FIFO verilog代码
08-06
3. **RAM**：在Verilog中，RAM可以使用分布式RAM（DPRAM）或块RAM（BRAM）来实现，根据设计需求选择合适的形式。RAM提供了随机访问的能力，允许在任何位置读写数据。 **异步FIFO的关键设计点：** 1. **双口RAM**：...
fpga-Verilog-图片-文字vga显示
12-18
在Verilog代码中，可以创建一个BRAM（Block RAM）模块来存储图片数据。当VGA控制器指示需要显示特定像素时，读取BRAM中的对应数据并将其转换为RGB信号输出。 对于文字显示，我们可能需要一个字符发生器。这个模块...
BRAM 写模式解释 (write_first, read_first, no_change)
最新发布
qq_40015999的博客
03-26 532
对于read_first模式，BRAM在时钟上升沿2准备将数据16‘h1111写到地址8’hbb处，在Delay不到1个时钟周期的时间后，DOUTA变为了old MEM(bb)，即地址8'hbb的旧值，所以在时钟上升沿2，BRAM同时进行了对地址8’hbb的写操作和读操作，但读出的值为先前的旧值而非最新的16'h1111。BRAM写模式一共有三种，分别是write_first、read_first和no_change。
基于vivado（语言Verilog）的FPGA学习（3）——FPGA理论知识
QWER306306的博客
03-16 2275
FPGA主要是采用SRAM工艺的查找表（LUT，Look-up Table）结构，LUT 本质上就是一个 RAMZYNQ中包含两大功能块：PS部分和 PL 部分。1、PS部分指Processing System，一个基于双 ARM Cortex A9内核的处理系统，其中集成了内存存储器和外部存储器接口，以及如GPIO、UART 接口等大量的外设。
FPGA从入门到精通(8)-BRAM
Jasper灬兰的博客
01-24 1万+
所使用EDA软件：VIVADO2018.3 FPGA型号：xc7a35tcsg325-2 很久没写了，随便写一篇BRAM的吧。说到BRAM ，很多人都喜欢拿它来DRAM比较 ，两者都有啥优缺点，其实我也拿不准。不过一般来说，存储较大的数据时用BRAM，存储较小的数据时用DRAM。 多大为大，多小为小，这个不用care。 一句话，你能让时序跑过，功能没毛病的前提下，最后总体资源还OK就行了，不用纠结。 BRAM的一些概念，如单口（Single Port ，简称SP），简单双端口（SDP，Si..
如何对bram/ram进行初始化赋值呢？
weiyunguan8611的博客
05-31 3094
如何对bram/ram进行初始化赋值呢？
verilog数据类型和数组
mengzaishenqiu的博客
03-26 2847
本文将讨论 verilog 中常用的数据类型，包括对数据表示、线网类型、变量类型和数组，分享一下使用方法和注意事项。
Xilinx系列学习（一） BRAM的使用，并用PL读取BRAM数据
热门推荐
weixin_43941525的博客
05-21 3万+
Xilinx系列学习（一） BRAM的使用，并用PL读取BRAM数据一，Xilinx BRAM介绍二，BRAM对应的IP核调用和使用1，BRAM对应的IP核介绍2，BMG例化IP核的调用 一，Xilinx BRAM介绍 BRAM 就是Block Memory，是Zynq的PL端的存储RAM单元。可以利用BRAM，在PS和PL之间进行数据的交换。Zynq中还有一类存储器，称为分布式随机访问存储器（D...
BRAM对应的IP核调用和使用
qq_35608277的博客
02-05 5453
Vivado软件中包含有三种类型的 IP核，包括数据处理类IP核、驱动类IP核、存储类IP核。 与BRAM对应的存储型IP核是Block Memory Generator（BMG） 调用BRAM 首先在Vivado界面的右侧选择IP Catalog 选项。 然后就可以在IP 目录中，选择想要的IP核，此处在搜索框输入BRAM，选择我们要使用的BRAM IP核。 basic设置 （1）在com...
vivado中bram的种类与使用
DayDreamer_FPGA的博客
02-13 1万+
vivado中bram的种类与使用vivado中bram的分类单端口ram初始化工作时序仿真验证简化的双端口RAM初始化端口定义 vivado中bram的分类 在vivado中打开IP catalog，在其中搜索“block memory”即可找到bram的相关IP。bram共有以下几类： 前三项分别是：单端口ram、简化版双端口ram和真正的双端口ram。 那么我们分别例化看一下它们的工作时序...
FPGA 实现 bram （block RAM）
xinshuwei的博客
01-19 7983
module mem ( input clk, input en, input we, input [5:0]addr, input [16-1:0]dout ); reg[16-1:0]mem[63:0]; always@(posedge clk) if(en&amp;we) mem[addr]&lt;=din;...
双端口BRAM的乒乓操作verilog代码
05-18
以下是一个简单的双端口BRAM的乒乓操作的Verilog代码示例： ``` module dual_port_bram #( parameter WIDTH = 8, // 数据位宽 parameter DEPTH = 16 // 存储深度 ) ( input clk, // 时钟信号 input [WIDTH-1:0]...
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