Xilinx ZYNQ 7000+Vivado2015.2系列（二）之奇数分频和逻辑分析仪（ILA）的使用

最新推荐文章于 2022-08-17 14:43:06 发布

ChuanjieZhu

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分类专栏： ZYNQ

本文链接：https://blog.csdn.net/u014485485/article/details/78073590

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本文介绍了如何实现Xilinx ZYNQ 7000系列芯片的奇数分频方法，包括上升沿触发的模N计数和下降沿触发的模N计数，通过相或或相与操作得到占空比为50%的奇数分频时钟。此外，还详细阐述了Vivado 2015.2中的逻辑分析仪（ILA）的使用步骤，包括设置探针数、采样深度、添加IP、生成比特文件和下载，以便于观察和分析分频信号。

摘要由CSDN通过智能技术生成

前言：

偶数分频容易得到：N倍偶数分频，可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。

奇数分频如何得到呢？

第一部分奇数分频

奇数分频方法：

N倍奇数分频，首先进行上升沿触发进行模N计数，计数到（N-1）/2时输出时钟翻转，同时进行下降沿触发的模N计数，计数到（N-1）/2时输出时钟翻转时，进行输出时钟时钟翻转。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数N分频时钟。

或者使用“相与”，方法与上相同，只是翻转的数值变为（N-2）/2。

三分频的Verilog实现：

module Divider_Multiple(
	input clk_i,
	input rst_n_i,
	output div2_o,
	output div3_o
);

reg div2_o_r;
always@(posedge clk_i or negedge rst_n_i)  //二分频
begin
	if(!rst_n_i)
	div2_o_r<=1'b0;
	else
	div2_o_r<=~div2_o_r;
end

reg [1:0] pos_cnt;
reg [1:0] neg_cnt;

always@(posedge div2_o_r or negedge rst_n_i)  //上升沿计数
begin
	if(!rst_n_i)
	pos_cnt<=2'b00;
	else if(pos_cnt==2'd2)
	pos_cnt<=2'b00;
	else
	pos_cnt<=pos_cnt+1'b1;
end

always@(negedge div2_o_r or negedge rst_n_i)  //下降沿计数
begin
	if(!rst_n_i)
	neg_cnt<=2'b00;
	else if(neg_cnt==2'd2)
	neg_cnt<=2'b00;
	else
	neg_cnt<=neg_cnt+1'b1;
end

reg div3_o_r0;
reg div3_o_r1;

always@(