FPGA 时序约束 二 ：创建时钟和时钟不相关约束

创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么，可以在综合以后，打开综合，然后在TCL 中输入命令：

report_clock_networks –name mynetwork  

确定了主时钟，就可以对其创建时钟周期约束：

情形1：主时钟之间有明确的相位关系

-waveform不仅确定了时钟的占空比，也确定了时钟之间的相位关系。

（1）clka频率为200Mhz,等占空比。（初始化为1，waveform不是从0开始）

（2）clkb频率为100Mhz,占空比为40:60。

（3）clkc频率为200Mhz,等占空比,时钟抖动为120ps。

下面这些指令，可以在tools --- language templates  ---- XDC   里面对应查找

create_clock -name <clock_name> -period <period> [get_ports <clock port>]

create_clock -period 8 -name i_x1_sys_clkp0  [get_ports i_x1_sys_clkp0]