Vivado进阶-时序分析之如何实战解决时钟偏移来优化时序

        哪些方法可以降低时钟偏移呢？

 1.移除时钟路上多余的缓冲器

        之所以会出现多余的缓冲器是因为设计中出现了多余的级联时钟缓冲器，对于BUFG级联的情形可以优化为BUFG并联，当然最好的是根据设计移除不必要的BUFG。

        

 2.合并并联的缓冲器为单一的缓冲器

        并联缓冲器常见的情形是两个并联的BUFGCE，一个使能端恒接高电平，另一个使能端受其他信号控制，此时可以将这两个BUFGCE合并，将原本的使能信号连接到寄存器的使能端。