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本文深入探讨了数字集成电路（IC）中的时钟系统，从时钟源的获取（包括外部晶振和内部时钟发生器）到时钟抖动和时钟偏斜的概念，以及它们对系统性能的影响。文中还介绍了PLL（锁相环）的工作原理和在时钟频率转换中的作用，以及时钟树的结构和设计注意事项。此外，文章提到了SDF反标、wrapper core/cell/chain在测试中的角色，并解释了时钟抖动和时钟偏斜的区别。通过对时钟树约束文件的编写和时钟偏斜的分析，展示了数字IC后端设计中时钟管理的重要性。
文章目录
时钟源（clock source）
无论你是从事数字IC前端或者是从事IC后端工作，你都需要搞清楚，芯片中的时钟是如何获取以及如何供应给各个功能模块。
- 外部直接输入时钟信号
这种情况比较少见。由于SOC系统中不同功能模块工作的频率不一样，因此从外部直接拉时钟信号进芯片，不具备可行性。对于某些特别简单的ASIC芯片，可能有机会用到这种方案。
- 外部晶振+内部时钟发生器
这种方案是从外部晶振引入IO，与内部时钟发生器产生一个24MHz时钟信号，然后供给各种功能模块。
- 外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器得到各种频率的时钟
这种时钟获取方式是目前SOC芯片设计实现中普遍采用的时钟产生方案。这个方案的整体思路是先从晶振，时钟发生器产生一个24MHz，再经过PLL产生倍频时钟（高频钟），最后再经过分频电路产生各种频点的时钟供给各个功能模块。
为何不直接从外部晶振产生高频时钟，供给SOC使用呢？
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