2022校招 乐鑫科技提前批-数字IC类(持续更新...)

最新推荐文章于 2022-09-15 15:54:30 发布
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分类专栏： 2022校招
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本文链接：https://blog.csdn.net/weixin_43757476/article/details/119081849
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这篇博客主要涵盖了数字IC设计的基础知识，包括Verilog always块的使用、模拟信号到数字信号的转换过程、数字信号处理中的下采样和上采样原理，以及CMOS电路实现等。同时，它还涉及到了SystemVerilog的多态概念和数字信号在仿真中的状态。此外，博主分享了一段Verilog代码，实现扰码功能，并提供了相关填空题和问答题的解析，帮助读者深入理解数字IC设计的概念。
摘要由CSDN通过智能技术生成

写在最前面
答案只是自己查阅资料后所写，不一定正确，欢迎大家留言讨论

文章目录

【单选 | 3分】

1. 下面对于verilog中的always块描述错误的是()
  • always块中的被赋值语句必须定义为“reg”类型
  • 不同的敏感事件列表会产生不同的电路形式
  • 一般不允许电平信号和边沿信号在敏感事件表中混合使用
  • always描述的都是时序电路
2. 模拟信号转换成数字信号需要经历( )这四个过程
  • 取样 保持 编码 量化
  • 取样 保持 量化 编码
  • 保持 取样 量化 编码
  • 保持 取样 编码 量化
3. 数字下采样的一般处理流程是( )，数字上采样的一般处理流程是( )
  • 先抽取后滤波，先滤波后插值
  • 先滤波后抽取，先插值后滤波
  • 先抽取后滤波，先插值后滤波
  • 先滤波后抽取，先滤波后插值
4. 实现以下( )CMOS电路基本单元需要的MOSFET个数最少
  • XOR
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乐鑫提前批-校招-嵌入式软件开发(音频方案)+编程题
qq_37933895的博客
07-13 1142
1.在没有任何数据库函数的情况下，求一个数m开n次方的结果 #include <iostream> using namespace std; const double DELTA = 0.000000000001; /* 递归实现 eg: myPow(2,3) myPow(2,1) myPow(2,0) */ double myPow(double x, int n) { ...
FPGA、数字IC系列（1）——乐鑫科技2021数字IC提前批笔试
DengFengLai123的博客
06-15 1万+
整理乐鑫科技2021届招聘的数字IC提前批笔试题，并做了部分答案和解析，有问题的地方欢迎一起探讨。 一．单选题 1.关于跨时钟域电路的设计，以下说法正确的是: A: 信号经两级D触发器同步后即可进行跨时钟域传递 B: 跨时钟域电路存在亚稳态风险，最好避免使用 C: 跨时钟域电路中一定存在亚稳态 D: 采用单一时钟的电路也可能产生亚稳态 答案：B 或 D（答案暂不确定） 解析： 4 种方法跨时钟域处理方法 （1）打两拍,两级触发器同步——单bit数据跨时钟域处理，适用于慢时钟域数据到快时钟域； （2）异步双口
乐鑫科技2022提前批-数字IC类6.29
weixin_43369700的博客
07-01 1939
1/10［单选｜3分］ 十六进制数0x12345678为big-endian格式，对应的little-endian格式是： 0x87654321 0x78563412 0x56781234 其他都不正确 2/10［单选｜3分］ X,Y是两个无符号定点小数，X的位宽 6bit,最低4bits是小数部分，最高2bits是整数部分；Y的位宽8bit,最低4bits是小数部分，最高4bits 是整数部分；现在需要计算X乘以Y的结果Z,即Z=X*Y,为了保证Z的结果不溢出，Z的整数部分和小数部分至少需要多少个bit?
乐鑫提前批笔试
L_smartworld的博客
06-10 1288
题目解析： 主要考虑这么几个问题：1.输入的n和m是有范围的；2.注意有效字符和无效字符；3.就是溢出情况，大数取余；4最后就是输入输出问题（感觉题目没有说清楚） 参考代码： #include "iostream" #include "vector" #include "string" using namespace std; void check(string str, int& res, int jin_zhi, int quyu) {...
IC笔试：2022乐鑫数字IC提前批
acmgotoac的博客
03-19 1938
1.以下关于 System Verilog 的描述， 正确的是 参考 A sv 中可以用 logic 代替 Verilog 中的 wire 和 reg 类型 B sv 中， 定义成 reg 的信号会被综合成触发器 C sv 中的 function 语言不可被综合 D 其他都不正确 E sv 是提供给验证使用的， 因此其不能被综合 作答：A 分析： A：SV验证环境下用logic可以代替wire和reg，均为四值变量 B：reg只是要写在always块中，是否综合为触发器取决于时序逻辑还是组合逻辑 C：f.
乐鑫提前批编程题 7.6
iamsohard的博客
07-06 180
第一题，一个老头分财产，老大拿最大的，老二拿第二大。接下来总财产小的拿，如果一样就老大拿，判断最后多的比少的多拿多少？ 双指针 #include<iostream> #include<vector> #include<algorithm> using namespace std; int main() { int n; cin >> n; vector<int>vec(2*n); for (int k = 0; k < 2
乐鑫2020提前批笔试
weixin_42715287的博客
07-08 663
1、最小重量 【题目描述】 钱币的面值为 1，5，25，125，625 … ；钱币重量相等。交易双方事先确定交易的金额，而后求出交易时所用最少的钱币数。 【例如】 #输入 4 #输出 2 #输入 125 #输出 1 #输入 30 #输出 2 【参考答案】 #include<iostream> //#include<vector> //#include<string> //#include<math> #include<algorithm>
2021年秋招面经分享·乐鑫【数字IC设计工程师】
qq_43132308的博客
08-31 2906
前言         如果想参考本人的背景情况可见这篇概述 ==================================== 正文开始 ====================================== 【时间线】 6.29 乐鑫笔试（第二批） 7.28 乐鑫一面（这里有坑，详情见具体面经） 8.30 乐鑫二面（这绝对是被捞起来的，正常而言一二面只隔了一周）    &n
verilog基础设计3- 2022乐鑫数字ic提前批编程题
weixin_45590981的博客
06-28 777
我看有网友用了其它方法实现，今天就试了用状态机实现，可是统计次小值次数还没想好怎么弄，改天补充吧........ 1、题目要求 使用Verilog/SV撰写如下功能模块；求输入信号序列din在din_vld为高电平的时间段内的次小值和次小值 出现的次数。接口信号如下， module sec_min( input clk, //时钟信号 input rst_n, //复位信号 input [9:0] din, //10bit无符号数 input din_vld, //输入数据有效信号 out...
数字 IC 设计、FPGA 设计秋招笔试题目、答案、解析（4）2022 乐鑫数字芯片提前批笔试
新芯设计的博客
09-15 904
最近收到诸多粉丝的来信，要求出一版《数字 IC 设计、FPGA 设计秋招笔试题精讲》，于是，通过几天几夜的加班加点，终于出了这一版《2022 紫光展锐秋招笔试题目、答案、解析》，以后每隔 7 天就会出好几套卷，助各位数字 IC 设计者斩获大厂的高薪 Offer！！！...
乐鑫提前批数字IC设计岗(20.06.09).docx
09-25
文件中包含了2020年乐鑫科技的数字IC笔试题，可以用来学习借鉴。乐鑫信息科技（上海）有限公司于2008年4月29日在自贸区市场监督管理局登记成立。公司经营范围包括计算机硬件的研究、开发，计算机软件的研发等。
乐鑫2022数字IC岗提前批笔试题答案
July_rui的博客
06-13 6589
乐鑫2022数字IC岗位提前批笔试题 答案为自己查阅资料之后所作，有些题不敢保证完全正确，在相对应的题号下也给出了自己的疑问，有想法的同学可留言讨论 一、选择 1.以下关于System Verilog的描述，正确的 A：sv中可以用logic代替Verilog中的wire和reg类型 B：sv中，定义成reg的信号会被综合成触发器 C：sv中的function语言不可被综合 D：其他都不正确 E：sv是提供给验证使用的，因此不能被综合 2.UVM层次化结构中，最顶层的部件类型是？ A：uvm_test B：
乐鑫科技线上笔试什么内容_乐鑫科技提前批
weixin_30963127的博客
01-04 402
前言乐鑫科技是一家做低功耗WiFi、蓝牙芯片的公司，主要在上海，苏州也有分区。我6.15投递，数字设计岗，其实当时第一批提前批已经结束了，我算投的稍晚，所以直到6.30才进行笔试。笔试乐鑫的笔试整体偏难，可能因为我没怎么准备吧。记得有三种题型，选择，填空以及问答。选择填空的涉及面比较广，包括verilog语法，布尔逻辑运算，CMOS电路，JK触发器，三极管，数制转换，补码，RAM/ROM等基础知识...
乐鑫科技线上笔试什么内容_FPGA、数字IC系列（1）——乐鑫科技2021数字IC提前批笔试（下）...
weixin_30851261的博客
01-01 768
不对的地方欢迎指出。三．填空题1.assign重写一段代码。答案：assign out = (in&(a^b))|(~in&{in[6:0],1’b0});解析： in[i]=1时，a[i]^b[i]； in[i]=0时，左移一位，最低位补零。2.将2004个叫1"异或起来的结果为(0)。答案：0解析：偶数个1异或为0.3.用2048x12...
数字IC常考题（单选、多选、编程）
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qq_36045093的博客
07-27 1万+
参考资料 FPGA、数字IC系列（1）——乐鑫科技2021数字IC提前批笔试 - 知乎 (zhihu.com) FPGA/数字IC秋招笔试面试002——FPGA设计的面积优化和速度优化（2022届） - 知乎 (zhihu.com) IC/FPGA系统设计的速度和面积优化_Arist.-CSDN博客_面积优化和速度优化 一、单选题 关于跨时钟域电路的设计，以下说法正确的是: A: 信号经两级D触发器同步后即可进行跨时钟域传递 B: 跨时钟域电路存在亚稳态风险，最好避免使用 C: 跨时钟域电路..
乐鑫提前批数字IC设计笔试(西电宣讲现场线下笔试2021/06/24)
qq_42553614的博客
07-04 2317
一、单项选择题 1、十六进制数0x12345678为big-endian格式，对应的little-endian格式为（ ） A.0x87654321 B.0x78563412 C.0x56781234 D.以上都不正确 2.在芯片设计流程中，通常会进行后仿(post-simulation)。关于后仿的作用，以下说法不正确的是（） A.抽检电路中是否存在亚稳态 B.抽检netlist是否和RTL功能一致 C.抽检电炉子是否存在有害的glitch D.抽检电路中是否有违规 3.C.
定点数无损量化
qq_31006535的博客
05-11 6045
定点数量化量化公式例题 量化公式 若需要量化成的定点数格式：m位定点数，n个小数位，无符号位，那么n称作量化系数，则将一个浮点数量化成该格式的定点数公式为 〖num〗_fix=floor(num_float2^n) floor为向下取整函数（舍弃小数位），该格式的定点数最小能够表示的数为1/2^n , num_fix为量化之后的m位定点数，表示的数为num_fix1/2^n 可以这样理解：量化系数n决定了我们逻辑上认为01序列中可表示的单位值为1/2^n ，而CPU读取的数字表示有多少份单位值 举例来说，
verilog 浮点数转定点数_校招基础——浮点数的定点化
weixin_39531604的博客
02-22 2645
一、概念1、浮点数：小数点位置是漂浮不定的。例如：浮点数运算 1.1 * 1.1 = 1.21，小数点位置发生了变化。IEEE 754 规定，浮点数的表示方法为：最高的 1 位是符号位 s，接着的 8 位是指数E，剩下的 23 位为有效数字 M。2、定点数：小数点的位置是确定的。例如：定点数运算 1.1 * 1.1 = 1.2，小数点的位置没有变化。定点的意思是，小数点固定在 32 位中的某个位置...
2022乐鑫数字芯片提前批笔试
weixin_44072819的博客
03-08 2911
单项选择（3 分） 1.以下关于 System Verilog 的描述， 正确的是 A sv 中可以用 logic 代替 Verilog 中的 wire 和 reg 类型 B sv 中， 定义成 reg 的信号会被综合成触发器 C sv 中的 function 语言不可被综合 D 其他都不正确 E sv 是提供给验证使用的， 因此其不能被综合 解：E 可综合 2.UVM 层次化结构中， 最顶层的部件类型是？ A uvm_test B uvm_root C uvm_root D uvm_component 解
乐鑫科技2022数字IC笔试题解析
"乐鑫科技2022年的数字IC提前批笔试题，涉及SystemVerilog、UVM、数字信号处理、总线协议、逻辑电路类型、芯片设计流程、异步处理、跨时钟域电路设计、通信系统的传输质量和电路功能分析等知识点。" 1. ...
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