2022校招 乐鑫科技提前批-数字IC类(持续更新...)

最新推荐文章于 2022-03-19 16:47:09 发布
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写在最前面
答案只是自己查阅资料后所写，不一定正确，欢迎大家留言讨论

文章目录

【单选 | 3分】

1. 下面对于verilog中的always块描述错误的是()
  • always块中的被赋值语句必须定义为“reg”类型
  • 不同的敏感事件列表会产生不同的电路形式
  • 一般不允许电平信号和边沿信号在敏感事件表中混合使用
  • always描述的都是时序电路
2. 模拟信号转换成数字信号需要经历( )这四个过程
  • 取样 保持 编码 量化
  • 取样 保持 量化 编码
  • 保持 取样 量化 编码
  • 保持 取样 编码 量化
3. 数字下采样的一般处理流程是( )，数字上采样的一般处理流程是( )
  • 先抽取后滤波，先滤波后插值
  • 先滤波后抽取，先插值后滤波
  • 先抽取后滤波，先插值后滤波
  • 先滤波后抽取，先滤波后插值
4. 实现以下( )CMOS电路基本单元需要的MOSFET个数最少
  • XOR
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1/10［单选｜3分］ 十六进制数0x12345678为big-endian格式，对应的little-endian格式是： 0x87654321 0x78563412 0x56781234 其他都不正确 2/10［单选｜3分］ X,Y是两个无符号定点小数，X的位宽 6bit,最低4bits是小数部分，最高2bits是整数部分；Y的位宽8bit,最低4bits是小数部分，最高4bits 是整数部分；现在需要计算X乘以Y的结果Z,即Z=X*Y,为了保证Z的结果不溢出，Z的整数部分和小数部分至少需要多少个bit?
乐鑫2022数字IC岗提前批笔试题答案
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乐鑫2022数字IC岗位提前批笔试题 答案为自己查阅资料之后所作，有些题不敢保证完全正确，在相对应的题号下也给出了自己的疑问，有想法的同学可留言讨论 一、选择 1.以下关于System Verilog的描述，正确的 A：sv中可以用logic代替Verilog中的wire和reg类型 B：sv中，定义成reg的信号会被综合成触发器 C：sv中的function语言不可被综合 D：其他都不正确 E：sv是提供给验证使用的，因此不能被综合 2.UVM层次化结构中，最顶层的部件类型是？ A：uvm_test B：
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整理乐鑫科技2021届招聘的数字IC提前批笔试题，并做了部分答案和解析，有问题的地方欢迎一起探讨。 一．单选题 1.关于跨时钟域电路的设计，以下说法正确的是: A: 信号经两级D触发器同步后即可进行跨时钟域传递 B: 跨时钟域电路存在亚稳态风险，最好避免使用 C: 跨时钟域电路中一定存在亚稳态 D: 采用单一时钟的电路也可能产生亚稳态 答案：B 或 D（答案暂不确定） 解析： 4 种方法跨时钟域处理方法 （1）打两拍,两级触发器同步——单bit数据跨时钟域处理，适用于慢时钟域数据到快时钟域； （2）异步双口
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1.以下关于 System Verilog 的描述， 正确的是 参考 A sv 中可以用 logic 代替 Verilog 中的 wire 和 reg 类型 B sv 中， 定义成 reg 的信号会被综合成触发器 C sv 中的 function 语言不可被综合 D 其他都不正确 E sv 是提供给验证使用的， 因此其不能被综合 作答：A 分析： A：SV验证环境下用logic可以代替wire和reg，均为四值变量 B：reg只是要写在always块中，是否综合为触发器取决于时序逻辑还是组合逻辑 C：f.
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1、最小重量 【题目描述】 钱币的面值为 1，5，25，125，625 … ；钱币重量相等。交易双方事先确定交易的金额，而后求出交易时所用最少的钱币数。 【例如】 #输入 4 #输出 2 #输入 125 #输出 1 #输入 30 #输出 2 【参考答案】 #include<iostream> //#include<vector> //#include<string> //#include<math> #include<algorithm>
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我看有网友用了其它方法实现，今天就试了用状态机实现，可是统计次小值次数还没想好怎么弄，改天补充吧........ 1、题目要求 使用Verilog/SV撰写如下功能模块；求输入信号序列din在din_vld为高电平的时间段内的次小值和次小值 出现的次数。接口信号如下， module sec_min( input clk, //时钟信号 input rst_n, //复位信号 input [9:0] din, //10bit无符号数 input din_vld, //输入数据有效信号 out...
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前言乐鑫科技是一家做低功耗WiFi、蓝牙芯片的公司，主要在上海，苏州也有分区。我6.15投递，数字设计岗，其实当时第一批提前批已经结束了，我算投的稍晚，所以直到6.30才进行笔试。笔试乐鑫的笔试整体偏难，可能因为我没怎么准备吧。记得有三种题型，选择，填空以及问答。选择填空的涉及面比较广，包括verilog语法，布尔逻辑运算，CMOS电路，JK触发器，三极管，数制转换，补码，RAM/ROM等基础知识...
乐鑫ESP32ESP-IDF
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乐鑫ESP32 ESP-IDF是一个开源的物联网开发框架，用于开发和编程ESP32芯片。在Windows操作系统上安装乐鑫ESP32 ESP-IDF需要进行以下几个步骤： 1. 首先，你需要下载ESP-IDF Windows Installer。官方提供了一个下载...

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