非整数倍数据位宽转换24to128

非整数倍数据位宽转换24to128

题目描述
实现数据位宽转换电路，实现24bit数据输入转换为128bit数据输出。其中，先到的数据应置于输出的高bit位。

电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性，valid_out用来指示数据输出data_out的有效性；clk是时钟信号；rst_n是异步复位信号

题目解读
要实现24bit数据至128bit数据的位宽转换，必须要用寄存器将先到达的数据进行缓存。24bit数据至128bit数据，相当于5个输入数据+第6个输入数据的拼接成一个输出数据，出于对资源的节省以及时序要求，采用120bit的寄存器（data_lock）进行数据缓存。

为什么采用120bit的寄存器进行数据缓存呢？

因为120bit刚好能存储5个24bit输入数据，当第6个数据到了之后，将寄存器内缓存的前5个数据数据和第6个输入数据的高8bit输出，剩下的低16bit在下个时钟周期存入到寄存器中。具体实现方式后面根据代码再解释。

为什么不采用更小bit位宽的寄存器存储而是120bit呢？原因如下：如果数据缓存寄存器的位宽小于128bit，那么寄存器的位宽就必须满足能存下5个输入数据，这样当第6个数据到来时，就直接将输入端的8bit的数据和已缓存的120bit数据，如果寄存器存不下5个输入数据，那么意味着将有1个以上的数据数据没有缓存，那么就会造成数据丢失。

根据时序推演，数据是在第6个、第11个、第16个数据到来之后输出，所以内部设计一个计数器（valid_cnt），用来指示数据接收状态。当检测到valid_in拉高时，valid_cnt加1，valid_cnt在0-15之间循环，valid_cnt复位值是0。当valid_cnt是5或10或15，且valid_in为高时，输出数据，valid_out拉高。

`timescale 1ns/1ns

module width_24to128(
	input 				clk 		,   
	input 				rst_n		,
	input				valid_in	,
	input	[23:0]		data_in		,
 
 	output	reg			valid_out	,
	output  reg [127:0]	data_out
);
    
    reg [119:0] data_lock;//128%24=5;5*24=120
    reg [3:0] valid_cnt;
    //24*16=128*3
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                valid_cnt <= 4'd0;
            else if(valid_in == 1'b1 && valid_cnt == 4'd15)
                valid_cnt <= 4'd0;
            else if(valid_in == 1'b1)
                valid_cnt <= valid_cnt + 1'b1;
            else
                valid_cnt <= valid_cnt;            
        end
    
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                begin
                    data_lock <= 120'b0;
                    data_out  <= 128'b0;
                end
            else if(valid_in == 1'b1 && valid_cnt == 4'd5)
                begin
                    data_lock <= {data_lock[119:16], data_in[15:0]};
                    data_out  <= {data_lock, data_in[23:16]};
                end
            else if(valid_in == 1'b1 && valid_cnt == 4'd10)
                begin
                    data_lock <= {data_lock[119:8], data_in[7:0]};
                    data_out  <= {data_lock[111:0], data_in[23:8]};
                end
            else if(valid_in == 1'b1 && valid_cnt == 4'd15)
                begin
                    data_lock <= {data_lock[119:24], data_in};
                    data_out  <= {data_lock[103:0], data_in};
                end
            else if(valid_in == 1'b1)
                data_lock <= {data_lock[95:0], data_in};
        end
    
    always @(posedge clk or negedge rst_n ) 
        begin
            if(!rst_n) 
                valid_out <= 'd0;
            else if(valid_in && valid_cnt == 4'd5)
                valid_out <= 1'd1;
            else if(valid_in && valid_cnt == 4'd10)
                valid_out <= 1'd1;
            else if(valid_in && valid_cnt == 4'd15)
                valid_out <= 1'd1;
            else
                  valid_out <= 'd0;
        end
endmodule