1.如图1所示,单击 Flow Navigator下的 Project Manager-→ Add sources或中间Sources中的对话框打开设计文件导入添加对话框。
(2)在如图2所示界面中,选择第二项 Add or create design sources,用来添加或新建 Verilog或VHDL源文件,单击Next按钮。
(3)如果有现有的.V/.VHD文件,可以通过 Add files按钮添加。在这里要新建文件,所以单击 Create file按钮,如图3所示。
(4)在弹出的 Define Module界面中I/O Port Definitions区域,输入设计模块所需的端口,并设置端口方向,如果端口为总线型,勾选Bus选项,并通过MSB和LSB确定总线宽度,完成后单击OK按钮。界面如图4.19所示。注意,led实际宽度与代码中一致,也可在代码中修改。
(5)新建的设计文件(此处为led.v)即存在于 Sources中的 DesignSources中。双击打开该文件,打开后界面如图7所示,输入设计代码。
module logic_gates_1(iA,iB,oAnd,oOr,oNot );
input iA,iB;
output oAnd,oOr,oNot;
assign oAnd = iA & iB;
assign oOr = iA | iB;
assign oNot = ~iA;
endmodule
(6)添加约束文件,有两种方法可以添加约束文件,可利用 Vivado中的I/O Planning功能。
①如图8所示,单击 Flow Navigator中 Synthesis中的 Run Synthesis,先对工程进行综合。综合完成之后,,选择 Open Synthesized Design,打开综合结果(如图9)。
②得到如图10所示界面,若未显示该界面,在图示位置选择I/O Planning菜单项。
③在如图11所示界面右下方的选项卡中切换到I/O Ports一栏,并在对应的信号后,输入对应的FPGA管脚标号(或将信号拖曳到右上方 Package图中对应的管脚上),并指定I/O Std。
④完成之后,单击界面左上方工具栏中的“保存”按钮,工程提示新建XDC文件或选择工程中已有的XDC文件。在这里,选择 Create a new file,输入 File name,单击OK按钮完成约束过程。
⑤如图12所示,在 Sources下的 Constraints中会看到新建的XDC文件。