verilog学习记录（6）——同步状态机的原理和结构

目录

一、数字时序电路的分类

二、数字时序电路构成

三、状态机的结构

四、Mealy状态机与Moore状态机的区别

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一、数字时序电路的分类

1 组合逻辑：输出只与输入有关，呈函数映射关系（有延时），与电路的原始状态有关。

2 时序逻辑：输出不止于输入呈函数映射关系，还与电路目前所处的状态有关，既逻辑电路有记忆。

区别：是否有时钟信号。

同步有限状态机：同步时序逻辑的基础。同步有限状态机的电路状态只有在同一时钟跳变沿时刻才能发生改变。如我们设置时钟上升沿来临时电路状态发生变化，则在电路满足一定条件的同时在时钟上升沿电路状态发生跳变。反之设置时钟下降沿亦然。

二、数字时序电路构成

1 组合逻辑：由与、或、非门组成。常用组合电路有多路器、数据通路开关、加法器、乘法器等。

2 时序逻辑：由多个触发器和多个组合逻辑块组成的网络。常用的有计数器、复杂的数据流动控制逻辑、运算控制逻辑、指令分析和操作控制逻辑。

同步时序逻辑是设计复杂数字逻辑系统的核心。时序逻辑借助于状态寄存器记录电路当前自身状态，在不同状态下即使输入完全相同，输出结果也未必相同。

三、状态机的结构

以Mealy状态机为例：

图中的状态寄存器由一组触发器构成，用来记忆状态机当前所处状态。一个状态机有0，1两种状态，如果一个状态寄存器由n个触发器组成，即可以记忆个状态。所有触发器时钟端接在相同时钟信号上，所有输出状态改变都发生在时钟的跳变沿上，具体是上升沿还是下降沿由触发器类型决定。

产生下一状态的组合逻辑F与产生输出的组合逻辑G都是当前状态与输入信号有关的函数。

所以状态机的实际输出由输入信号、时钟信号、以及逻辑函数共同决定。

四、Mealy状态机与Moore状态机的区别

上图为Moore状态机，该状态机与Mealy状态机的主要区别在于：

Mealy状态机输出由当前状态和输入共同决定；

Moore状态机输出只取决于当前状态。