HDLbits--fsm ps2

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#fpga开发

该模块实现了一个基于输入信号in[3]的时序逻辑电路。状态机包括idel、s1、s2和s3四个状态，其转换逻辑由输入信号决定。在同步复位条件下，状态在时钟上升沿更新，并在达到s3状态时，输出done信号变为有效。

module top_module(
    input clk,
    input [7:0] in,
    input reset,    // Synchronous reset
    output done); //
    
    parameter  idel=0,s1=1,s2=2,s3=3;
    reg [1:0] state,next_state;

    // State transition logic (combinational)
    always@(*)
        begin
            case(state)
                idel:
                    next_state<=in[3]?s1:idel;
                s1:
                    next_state<=s2;
                s2:
                    next_state<=s3;
                s3:
                    next_state<=in[3]?s1:idel;
            endcase
        end
    

    // State flip-flops (sequential)
    always@(posedge clk)
        begin
            if(reset)
                state<=idel;
            else
                state<=next_state;
        end
 
    // Output logic
    assign done=(state==s3);

endmodule