HDLbits-状态机-Fsm serial

最新推荐文章于 2024-10-16 23:10:09 发布
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文章标签： fpga开发
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本文链接：https://blog.csdn.net/weixin_51329951/article/details/131753938
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该模块是一个基于Verilog的状态机，包含IDLE、START、WAIT和STOP四个状态。它有一个输入信号in，一个同步复位信号reset，以及一个输出done。在每个状态，根据in和cnt计数器的值，状态会转移到下一个合适的状态。cnt在START状态下递增，在其他状态可能重置为0。done信号在STOP状态时被置高。
摘要由CSDN通过智能技术生成

 状态转移图

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output done
); 
    
    reg [4:0]state,next_state;
    parameter IDLE=4'b0001,START=4'b0010,WAIT=4'b0100,STOP=4'b1000;
    reg [3:0]cnt;
    always@(*)begin
        case(state) 
        IDLE:
            if(in)
            next_state<= IDLE;
            else
            next_state<= START;    
            START:
             begin
                 if(cnt==4'b1000)   
                     if(in)
           			 next_state<=STOP;
                	 else 
            		next_state<=WAIT; 
           		else	
                 next_state<=START;  
              end    
            
            WAIT:
              if(in)
                    next_state<=IDLE;
              else
                    next_state<=WAIT;  
            STOP:
                if(in)
  					next_state<=IDLE;
            else
                next_state<= START;
        
        endcase
    end
            
            always@(posedge clk)
                if(reset)
			cnt<=0;
   		    else if(state==START)
             cnt<=cnt+1;
            else if(state==START)
                cnt<=cnt;
    		else
				cnt<=0;				

            always@(posedge clk)
            if(reset)
			state<=IDLE;

            else
			state=next_state;				

    
            
        assign   done=state==STOP;
        
endmodule

 

 

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