FPGA节省资源篇------正确处理设计优先级

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声明：以下文章来源于孤独的单刀，仅供学习用途

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概述

假如现在有一种方法–可以在不怎么需要修改已有设计的情况下，就可以帮您节省50%的设计资源，那你会试试看吗？

当前市场环境下，更低廉的成本却可获得同等性能无疑是极具诱惑的。本文将介绍一种FPGA设计技术，该技术可以改变 FPGA 设计的规模大小和使用性能。

单级逻辑

你可以在Xilinx的FPGA 中使用可配置逻辑块CLB中的查找表LUT和触发器DFF来实现简单的逻辑函数。LUT4 可以实现4个输入的任何功能–不管这个功能需要多少门来描述。LUT4的输出直接连接到触发器DFF的D输入端，从而实现时序逻辑。

这张图片对应的Verilog代码（使用一个与门来实现4输入逻辑函数）：

always @(posedge clk) begin  data_out <= a & b & c & d;//4输入与门end

两级逻辑

同样的与门，一旦其有了4个以上的输入，那么综合工具就只能将逻辑拆分到在2个或多个LUT4里面了。下图使用了2个LUT4+DFF来实现6输入的与门。它对应的Verilog代码：​​​​​​​

always @(posedge c