时序约束，STA的Q&A

(1) clock

Q1.1什么是同步时钟？
时钟频率是整倍数，并且相互之间的相位是固定而且相差可预知的，才可以称得上是同步时钟。其他的都算异步时钟。
比如，
5M，10M是同步
2M，3M一般算异步
一个时钟，输出到另一个芯片中，转一圈后，以同样的频率返回到自己的芯片，因为无法确定时钟在另一个芯片里面的latency，所以输出的时钟与输入的时钟算异步
一个时钟进到2个PLL，就算那2个PLL的输出频率相同，一般也算是异步时钟，除非你de-skew

Q1.2 如何处理同步时钟？
设计要求严格的公司，就算是同步时钟，数据在同步时钟间传送时，依然要用meta-stability FF，可以set_false_path
如果放松要求，不用meta-stability FF，则同步时钟之间是real path，做CTS时，同步时钟要clock tree balance。
注意不同频率的同步时钟的最小时间间隔被用来检查setup
如果上升下降沿混用的话，setup的时间间隔就只有半个时钟周期了

Q1.3 如何处理异步时钟？
很简单，set_false_path
注意要from A to B，同时要from B to A

Q1.4 如何定义时钟？
create_clock 如果指定某个pin/port，就是实时钟，如果没有指定pin和port，就是虚拟时钟
巧妙利用waveform选项可以做出不同波形的时钟
被定义成时钟的net，在综合时，自动带有ideal network和dont_touch的属性。但是当它被用作data计算延迟时，idealnet的属性会自动消失

 

 

set_drive 0 clk

Note:

Toprevent buffering of the clock network, the script sets the input driveresistance of the clock port (clk) to 0 (infinite drive strength).

 


时钟会自动穿过逻辑单元，停在时序单元的时钟端，所以用FF产生的分频时钟要再用create_generated_clock定义一次

Q1.5 如何处理多选一时钟？
在实际应用当中，如果这几个时钟不会同时出现的话，则在定义时钟时，只选择最快频率的就可以了
如果是多个时钟同时出现，可以用set_case_analysis选一个，
也可以放它们全都过去，但是在MUX后面把它们之间set_false_path

Q1.6 巧妙定义时钟
直接在分频FF的Q端定义generatedclock时，有时会把分频FF的时序打掉，解决办法是在分频FF的Q端加一个时钟buf，从那个buf的输出端定义generatedclock，从而保证分频FF自身的时序完整
如