从底层结构开始学习FPGA（14）----时钟结构

已于 2022-07-18 11:53:56 修改
阅读量8.6k 收藏 97
点赞数 29
分类专栏： 从底层结构开始学习FPGA 技术文档翻译 文章标签： fpga开发 Xilinx 时钟 BUFG BUFH
于 2021-12-13 19:40:26 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/wuzhikaidetb/article/details/121895673
版权
本文详细介绍了7系列FPGA的时钟结构，包括时钟资源的分类、时钟管理块、时钟缓冲和布线。全球时钟线、I/O时钟线和区域时钟线在设备中的分布以及如何通过全局时钟缓冲器(BUFG)、水平时钟缓冲器(BUFH)、区域时钟缓冲器(BUFR)和多区域时钟缓冲器(BUFMR)进行时钟管理。7系列FPGA的每个时钟区域包含特定数量的资源，如CLB、I/O、DSP和CMT，这些资源通过时钟管理块、MMCM和PLL进行频率合成和时钟管理。通过对时钟资源的理解，有助于优化FPGA设计中的时钟路径和性能。
摘要由CSDN通过智能技术生成

文章目录

        系列目录与传送门

        一、时钟结构概述

        二、时钟布线资源概述

        三、时钟管理块概述

        四、时钟缓冲、管理和布线

        五、时钟连接概述

        六、总结

系列目录与传送门

        《从底层结构开始学习FPGA》目录与传送门

        之前笔者也是被7系列的一大堆BUFG、BUFH、BUGR等等BUF搞得头都晕了，加上平时一般只用BUFG这个全局时钟缓冲，导致一直对7系列的时钟资源理解不多。下面就一起把官方手册《UG472：7 Series FPGAs Clocking Resources》的第一章节（时钟结构部分）好好研究研究。

        正文部分的黑色字翻译自UG472，蓝色字为笔者理解。

一、时钟结构概述

        7系列FPGA的时钟资源通过专用的全局和区域I/O和时钟资源管理复杂和简单的时钟需求。时钟管理块(CMT)提供时钟频率合成、减少偏移和抖动过滤等功能。非时钟资源，如本地布线，则在设计时钟功能时不推荐使用

了解本专栏 订阅专栏 解锁全文 超级会员免费看
孤独的单刀
关注
专栏目录
订阅专栏
FPGA设计之全局时钟网络
Arist.
03-31 3313
概述 FPGA中的全局时钟网络资源，贯穿整个器件，为各个象限的各个资源类型（IO、LAB/ALM、乘法器、M9K等）提供服务。走全局时钟网络的信号具有低偏斜、高质量的特点。 适合使用全局时钟网络的控制信号：譬如使能信号、CLK、RST_N、内部逻辑产生的锁存信号等，具有高扇出、低延时要求的信号。 每个器件的全局时钟网络资源是有限的，譬如Cyclone 10 LP有20个，且用且珍惜。若工程要求使...
Xilinx 7系列时钟结构详解
jk_101的博客
02-24 1183
来源：瓜大三哥xilinx 的 FPGA 时钟结构，7 系列 FPGA 的时钟结构和前面几个系列的时钟结构有了很大的区别，7系列的时钟结构如下图所示。Clock Region：FPGA 内部分成了很多个时钟区域。Horizontal Center：FPGA被 Horizontal Center 分成上下两个部分，每个部分包含16个 BUFG。Clock Backbone：全局时钟线的主干道，将 FPGA 分成了左右两部分，所有的全局时钟布线均要从此经过。
Xilinx 7系列FPGA局部时钟资源
u011565038的博客
04-23 1500
局部时钟网络是玩去哪独立于全局时钟网络的。与全局时钟不同，局部时钟信号（BUFR）的覆盖范围仅限于一个时钟区域。一个I/O时钟信号驱动单个时钟区域。这些网络对于源同步接口设计特别有用。在7系列器件中，I/O bank与局部时钟域的大小相同。
【FPGA设计】时钟buffer详解
qq_45355365的博客
07-13 982
fpga时钟buffer
时钟单元基本结构
11-13
TMS320F28l2处理器内部集成了振荡器、锁相环、看门狗及工作模式选择等控制电路。振荡器、锁相环主要为处理器CPU及相关外设提供可编程的时钟，每个外设的时钟都可以通过相应的寄存器进行编程设置；看门狗可以监控程序的运行状态，提高系统的可靠性。图6.1为281x处理器内部各种时钟和复位电路的结构框图。 　　图1 F28l0和F28l2内部的备种时钟和复位电路 　　由图1可以看出，DSP除了提供基本的锁相环电路外，还可以根据处理器内部外设单元的工作要求配置需要的时钟信号。处理器还将集成的外设分成高速和低速两组，可以方便地设置不同模块的工作频率，从而提高处理器的灵活性和可靠性。 　　欢迎
02-时钟体系结构
weixin_45519751的博客
05-24 854
第1节：s3c2440时钟体系结构 1.1、概述 查看2440芯片手册，看第一章的S3C2440A Block Diagram流程图可知： CPU工作于Fclk；AHB总线工作于Hclk；APB总线工作于Pclk。 查芯片手册，Fclk、Hclk、Pclk其工作频率如下： （注：笔记里时钟源12M晶振是在PCB原理图中看到的） 400MHz、136MHz、68MHz是12M晶振通过PLL锁相环得到的，你只需要知道锁相环如何使用即可。 1.2、2440时钟体系 查看2440芯片手册第七章CLOCK &amp
零基础学FPGA（六）：FPGA时钟架构（Xilinx为例，完整解读）
千歌叹尽执夏的博客
11-14 1万+
不知不觉已经离开校园，工作了4个月。上班后，发现自己在学校学习的，其实都是些皮毛，所以一直不敢更新这个专栏（前面几篇文章，如果有错误的地方，笔者在这里期待大家批评指正）。要真正了解FPGA，其实不应该从表面应用开始，也不是一开始像学单片机那样敲代码，而是应该了解，何为FPGA？ 何为FPGA，其实应该从FPGA的架构开始了解起，FPGA的基本组成，时钟单元结构等等。 囫囵吞枣，洋洋洒洒写了半个月，借鉴了很多文章，有不懂的，可以一起探讨！
FPGA原理与结构（14）——时钟资源
apple_53311083的博客
08-16 4801
FPGA时钟资源，全局时钟，区域时钟，I/O时钟，CMT简介
【惊喜揭秘】xilinx 7系列FPGA时钟区域内部结构大揭秘，让你轻松掌握！
weixin_50810761的博客
12-30 3127
本文对BUFG、BUFH、BUFR、BUFIO、BUFMR进行详细讲解，最后在通过一张图进行总结，以后只需要通过最后的图就知道7系列的FPGA的时钟区域内各个缓冲器的使用规则以及时钟输入管脚的时钟规则。
从底层结构开始学习FPGA----Xilinx 7 系列 FPGA 的逻辑优势
孤独的单刀
05-30 8541
Xilinx 7 系列 FPGA 的逻辑优势你了解吗？
FPGA 全局时钟与第二全局时钟
04-30
“全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果；如果使用不当，不但会影响设计的工作频率和稳定性等，甚至会导致设计的综合、实现过程出错。本文总结了Xilinx FPGA全局时钟和第二全局时钟资源的使用方法，并强调了应用中的注意事项。
《从底层结构开始学习FPGA》目录与传送门
热门推荐
孤独的单刀
05-25 15万+
《从底层结构开始学习FPGA》目录与传送门
从底层结构开始学习FPGA----Xilinx 7 系列FPGA 的存储资源优势
孤独的单刀
07-11 9686
你知道xilinx 7系列FPGA的存储资源有什么应用优势吗？
从底层结构开始学习FPGA（19）----GTX的时钟架构
最新发布
孤独的单刀
08-06 348
时钟和复位，弄清楚一个IP核最重要的两点。GTX的时钟架构比较复杂，需要好好捋一捋。
xilinx 7系列FPGA时钟篇
piracymonk的博客
03-18 2216
目录 时钟结构简介： 时钟区域简介 时钟操作法则 CMT简介 时钟结构简介： 说起xilinx的FPGA时钟结构，7系列FPGA的时钟结构和前面几个系列的时钟结构有了很大的区别，7系列的时钟结构如图1所示，理解了这张图，咱们就对七系列的FPGA时钟结构了如指掌，下面咱们就聊聊这张图： 1，Clock Region：FPGA内部分成了很多个时钟区域。 2，Horizontal Center：FPGA被Horizontal Center分成上下两个部分，每个部分包含16个BUF..
Xilinx FPGA全局时钟和局部时钟资源
SmartCar的博客
09-12 8265
“全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果；如果使用不当，不但会影响设计的工作频率和稳定性等，甚至会导致设计的综合、实现过程出错。Xilinx FPGA的7系列分为全局时钟(Global clock)和局部时钟(Regional clock)资源。目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时 钟的周期、...
【 FPGA 】时钟简介
Reborn Lee
11-26 1万+
时钟，时序逻辑的心跳 在时序逻辑中，正是时钟信号将各个存储单元中的数据一级一级地推动下去，如果时钟信号突然停止，那么整个时序逻辑也将陷入瘫痪，因此，时钟就好像时序逻辑的心跳一样，那么重要却又平常的存在着。 几乎所有的FPGA设计都是时序逻辑，就意味着几乎所有的FPGA设计都离不开时钟，时钟之于时序逻辑，好比空气之于众生。因此，要确保FPGA设计成功，就先要确保时钟信号成功。 如果要评判FPG...
Xilinx FPGA全局时钟和局部时钟
一个早起的程序员
01-02 8412
目录 1.时钟资源概述 2.外部时钟输入 3.全局时钟和局部时钟区别 1.时钟资源概述 “全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果；如果使用不当，不但会影响设计的工作频率和稳定性等，甚至会导致设计的综合、实现过程出错。Xilinx FPGA7系列分为全局时钟(Global clock)和局部时钟(Regional clock)资源。目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动
《从底层结构开始学习fpga》目录与传送门
07-28
目录： 第一章：FPGA的基本概念和原理 1.1 FPGA的定义和特点 1.2 FPGA的应用领域 1.3 FPGA的工作原理和基本结构 第二章：FPGA的底层结构 2.1 CLB（可编程逻辑块）的组成和功能 2.2 IOB（输入输出块）的作用和连接 2.3 Configurable Logic Array（CLA）的结构和作用 2.4 Look-up Table（LUT）的功能和实现原理 第三章：FPGA的配置与编程 3.1 静态配置和动态配置的区别 3.2 Configuration Memory（CFM）的结构和操作 3.3 基于HDL（硬件描述语言）的FPGA编程 3.4 FPGA编程工具的使用和调试技巧 第四章：FPGA的时序和时钟管理 4.1 时序约束的概念和重要性 4.2 延时和斑点的分析与优化 4.3 时钟分频和时钟域的划分技巧 4.4 时钟同步和异步信号的处理方法 第五章：FPGA的高级特性和应用 5.1 DSP块的功能和使用 5.2 RAM和FIFO等资源的管理和分配 5.3 多时钟域和复杂逻辑电路的设计考量 5.4 FPGA的故障排除和性能优化技巧 传送门： 1. 了解FPGA的基本概念和原理：链接到第一章 2. 深入研究FPGA的底层结构：链接到第二章 3. 学习FPGA的配置和编程技术：链接到第三章 4. 掌握FPGA的时序和时钟管理方法：链接到第四章 5. 进一步了解FPGA的高级特性和应用：链接到第五章 通过以上目录和传送门，读者可以系统地学习FPGA的底层结构和基本原理，了解FPGA的配置与编程方法，并掌握时序和时钟管理等关键技术。此外，读者还可以深入研究FPGA的高级特性和应用，提升设计的效率和性能。希望本书能为读者提供全面而实用的FPGA学习资料，帮助读者在FPGA领域取得更大的成功。
评论 9
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

孤独的单刀

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值