FPGA 实现 bram （block RAM）

谢娘蓝桥

于 2019-01-19 22:53:08 发布

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分类专栏： FPGA 文章标签： BRAM vivado

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module mem
(
       input clk,
       input en,
       input we,
       input [5:0]addr,
       input [16-1:0]dout
);
reg[16-1:0]mem[63:0];
always@(posedge clk)
if(en&we)
    mem[addr]<=din;//读入

always@(posedge clk)
if(en)//读请求
   dout<=mem[addr];//读出 （延迟一个时钟输出）

endmodule

vivado 编译时会优先编译成bram，而不是编译成寄存器、查找表（很浪费资源）