FPGA复位的正确打开方式

在没看这篇文章前，回想一下平时我们常用的复位方式：
① 首先，上电后肯定是要复位一下，不然仿真时会出现没有初值的情况；
② 最好有个复位的按键，在调试时按一下复位键就可以全局复位了；
③ 也许是同步复位，也许是异步复位，不同的工程师可能有不同的方案。
但如果认真看了Xilinx的White Paper，就会对复位有了新的认识。
我们把White Paper的内容总结为下面4个问题：
① 需不需要复位？
② 同步复位 or 异步复位？
③ 高复位 or 低复位？
④ 全局复位 or 局部复位？怎么用？

1. 需不需要复位？

看到这个问题，可能很多同学会有点懵，怎么可能不需要复位？其实Xilinx FPGA在系统上电配置时，会有一个GSR(Global Set/Reset)的信号，这个信号有以下几个特点：
• 预布线
• 高扇出
• 可靠的
这个信号可初始化所有的cell，包括所有的Flip-Flop和BRAM。
如果我们在程序里用自己生成的复位信号，也只能复位Flip-Flop。
这个GSR信号我们可以在程序中通过实例化STARTUP直接调用，但Xilinx并不推荐这么使用。

主要原因是FPGA会把像系统复位这种高扇出的信号放到高速布线资源上，这比使用GSR要快，而且更容易进行时序分析。
虽然有GSR，但这并不是说要避免使用复位信号，以下两种情况就必须要加复位：

• 带有反馈的模块，比如IIR这种滤波器和状态机，当状态跑飞了，就需要复位一下
  
• 应用过程中需要复位的寄存器

这个就具体看是什么应用了，我们公司的很多寄存器都需要在调试过程中需要经常复位，像这种复位就是必须的了。
所以，需不需要复位完全看设计。这里多提一点，时序收敛也是一样，主要看设计，而不是约束。

2. 同步复位 or 异步复位？

module rst_demo(
 input clk,
 input rst1,
 input rst2,
 input in1,
 input in2,
 output reg out1,
 output reg out2);

 always @ ( posedge clk )
 begin
    if(rst1)
        out1 <= 1'b0;
    else
        out1 <= in1;
 end

 always @ ( posedge clk or posedge rst2 )
 begin
    if(rst2)
        out2 <= 1'b0;
    else
        out2 <= in2;
 end

 endmodule

------------
前面我们也讲到然同步复位和异步复位都多多少少有些问题，那有没有一种方式可以结合同步复位和异步复位的优点？当然有，就是异步复位，同步释放。这种方法可以将两者结合起来，取长补短。如下图所示，所谓异步复位，就是输入的复位信号仍然是异步的，这样可以保证复位信号能够起效；而同步释放是指当复位信号释放时，输出的sys_rst并不是立即变化，而且被FF延迟了一个时钟周期，这样让复位和时钟同步起来。
图中的Verilog代码如下：

module rst_demo(
 input      clk,
 input      rst_async,
 (* keep = "true" *)
 output  reg  rst_module1 = 0,
 (* keep = "true" *)
 output  reg  rst_module2 = 0
    );

reg         sys_rst;
reg         rst_r;

always @(posedge clk or posedge rst_async) begin
    if (rst_async) begin
        rst_r <= 1'b1;
    end
    else begin
        rst_r <= 1'b0;
    end
end

always @(posedge clk or posedge rst_async) begin
    if (rst_async) begin
        sys_rst <= 1'b1;
    end
    else begin
        sys_rst <= rst_r;
    end
end

always @ ( posedge clk ) begin
    rst_module1 <= sys_rst;
    rst_module2 <= sys_rst;
end

endmodule

3. 高复位 or 低复位？

很多处理器上的复位都是低复位，这也导致了很多同学在使用复位信号时也习惯使用低复位了。但从我们上一节所讲中可以看出，无论是同步复位还是异步复位，复位信号都是高有效，如果采用低复位，还需要增加一个反相器。
如果接收到其他处理器发过来的低有效复位信号，我们最好在顶层模块中翻转复位信号的极性，这样做可以将反相器放入IO Logic中，不会占用FPGA内部的逻辑资源和布线资源。
这里多补充一点，如果使用Zynq和Microblaze，则Reset模块默认是低复位，我们可以手动设置为高复位。

4.复位电路映射

4.1 同步复位

在很多其它芯片映射同步复位电路时会映射出选择器，如下代码和图示：

// 同步电路
always@(posedge clk) begin
	if(!rst_n)
		dout <= 'b0;
	else
		dout <= din;
end

映射的电路如下，rst_n为 0 则是 i0 通路接通，也就是高电平 1 接到 RST 上，此时复位；rst_n为 1 则是 i1 通路接通，也就是低电平 0 接到 RST 上，此时不复位。因此这个选择器实际上相当于是 rst_n 的反相器。

4.2 异步复位

代码

always@(posedge clk, negedge rst_n ) begin
	if(!rst_n)
		dout <= 'b0;
	else
		dout <= din;
end

4.3 异步复位，同步置数

代码

always@(posedge clk, negedge rst_n ) begin
	if(!rst_n)
		dout <= 'b0;
	else if(!en)
		dout <= 1'b1;
	else
		dout <= din;
end

4.4 异步复位，异步置数

代码

always@(posedge clk, negedge rst_n, negedge en ) begin
	if(!rst_n)
		dout <= 'b0;
	else if(!en)
		dout <= 1'b1;
	else
		dout <= din;
end

D触发器是复位优先级高于clk优先级，所以采用异步复位的方法，但是异步复位D触发器存在竞争与冒险，比如当clk的上升沿和rst_n的下降沿同时来临的时候这时候系统应该听谁的，同样当clk的上升沿和rst_n的上升沿同时来临的时候容易使寄存器出现亚稳态。

4.5 异步复位，同步释放

代码

always@(posedge clk, negedge rst_n ) begin
	if(!rst_n) begin
		rst_n1  <= 'b0;
		rst_n2  <= 'b0;
	end
	else begin
		rst_n1  <= rst_n;
		rst_n2  <= rst_n1;
	end
end

5. 上电延时

开发板接通电源后会有一小段不稳定的状态，在比较大的工程中，逻辑资源利用的比较多的情况下，如果加上电源后直接进行复位操作，同样会使寄存器不稳定，所以，类似于按键消抖的方法，我们也给板子加电源后延时50ms，当系统稳定后在进行复位操作，再看bingo的书时，他是将这两个个分成两个模块然后实例化到一起，但为了提高代码的可移植性，我将异步复位同步释放和上电延时50ms写在一个模块。具体实现如下。