STA - 不同时钟域之间插入latch，fix hold违例

如图所示，数据由寄存器 F1 发出，寄存器 F3 捕获，完成CTS之后，由于clock skew原因，F1 到 F3 的hold，较难满足。

在F1与F3之间插入一个latch，latch的时钟接start point时钟，即CLK1。

latch为高电平透明，低电平锁存。则F1-F3的path分成两段。setup检查可以分两段检查，也可以是一段检查（latch作为组合逻辑看待）。hold检查只能分成两段检查。这样F1->L2的hold检查：在L2的close edge沿检查hold，因为是同一个时钟域CLK1，skew较小，较容易满足。L2->F3的hold检查：如图所示，CLK1' 的 open edge 沿到前一拍 CLK2 的rise edge沿，虽然skew较大，但是有半个cycle的margin，hold较之前容易收敛。