在ADC这样的数据转换系统中,采样／保持电路用于处理从前置抗混叠滤波器输出的信号。具有高压摆率的运放可用作构成采样／保持电路的比较器（或称一位模数转换器）。采用高压摆率运放是实现高速ADC的办法之一,用作比较器的运放的压摆率直接影响采样／保持电路的采样时间,进而影响ADC的数据转换时间。设计工具主要有：Cadence Virtuoso Schematic、Cadence Analog Design Environment、Cadence Layout Editor等,采用0.35μmBiCMOS模数混合信号工艺模型仿真,并以3.3V单电源供电。整个电路由高压摆率主运放、增益提升运放、共模反馈电路、宽幅镜像电流源电压偏置电路、基准电流源接入电路有机组合而成。由于采用3.3V电源供电排除了使用源端交叉耦合运放结构的可能,故文章采用一种“高压摆率输入级+镜像电流源运放”的结构来提高压摆率。高压摆率输入级能突破尾电流对负载电容充电的限制,但最终将受限于其中一个输入管的工作状态从饱和区过渡到线性区。镜像电流源运放结构则进一步将对负载的充电电流放大,但其镜像比例不能过大,否则会使输出电压摆幅降低到难以接受的地步。由于采用单级结构提高运放速度,造成运放增益较低。为解决此问题,设计中还引入了增益提升结构,使之能兼顾高压摆率和高增益这两个指标。该运放的压摆率最终达到1000 V/μs以上,开环增益在110dB以上,单位增益带宽超过500MHz,相位裕度为68°,具有较好的频率特性及稳定度。所设计的运放克服了尾电流对压摆率的限制,压摆率、单位增益带宽、相位裕度、开环增益等主要技术指标达到设计要求,但电路结构较为复杂,功耗也偏大,还有待进一步改进。
源端交叉耦合运放结构
这种结构用作运放的输入级,可以突破尾电流的限制,使输出电压摆率得到明显的提升。但不足之处是从任意一个输入端到地的信号路径上都有3个MOS管,导致输入共模电压范围的下限偏大,输入电压摆幅偏小。当使用较高的电源电压时(如5V以上),这可能不是什么问题,但当电源电压降低到3.3V以下时,由于输入电压摆幅过小,从而不能在3.3V电压下应用这种电路结构[0。源端交叉耦合的电路结构如图1-1所示。
交叉耦合低失调带隙基准
Level shift
延迟
消除比较器delay在周期中的影响
运放构成积分器，积分消除比较器延迟。
VCO
交叉耦合管的负载推导
我们要记住电阻是增量，因此，负阻表示的就是随着施加的电压变大，流进电路的电流将会减小。
如下图所示， 对于MOS管而言，当栅极和漏极连在一起时，从漏极看进去的阻抗为1/gm，当源漏之间添加一个负反馈回路时，此时从漏极看进去的阻抗为-1/gm。
能否用小信号模型推出 下图 中交叉耦合管和Cs并联之后的导纳呢？
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