XDC IO --- Input Delay Constraints(Vivado)

最新推荐文章于 2024-07-02 20:06:46 发布

Chi_Hong

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分类专栏： FPGA ZYNQ

本文链接：https://blog.csdn.net/Chi_Hong/article/details/85258449

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本文详细介绍了Vivado中XDC约束的格式和应用场景，特别是针对系统同步接口和源同步接口的输入延迟约束。讨论了SDR和DDR模式下的时序分析，强调了最大和最小延迟在建立时间裕量和保持时间裕量中的影响。同时，探讨了源同步接口的中心对齐和边缘对齐两种方式，并提供了数据有效窗口的分析方法。

摘要由CSDN通过智能技术生成

文章目录

本文参考
1、【Vivado使用误区与进阶】XDC约束技巧
2、《综合与时序分析的设计约束—Synopsys设计约束(SDC)实用指南》
3、 Vivado 中的Language Template

一、XDC约束格式

set_input_delay -clock  <clock_name>
			    -max    <maxdelay>
			    -min    <mindelay>
			    [get_ports <input_ports>] 
			    -add_delay 				//用于DDR
			    -clock_fall;			//用于DDR

-max <maxdelay>描述了用于setup分析的包含有板级走线和外部器件的延迟。
-min <mindelay> 描述了用于hold分析的包含板级走线和外部器件的延迟。

二、系统同步接口(System Synchronous)

上游芯片只传递数据，时钟信号由系统板级同步，在系统层面上时钟信号同源，故板级走线也很重要（要学习下orcad）。

1、Single Data Rate(SDR),Rising Edge

在这里插入图片描述
这里的-max为tco_max + trce_dly_max,是时钟、数据延迟加上板级延迟的最大值，用于setup分析。这个值会影响建立时间裕量。同样-min为tco_min +trce_dly_min是时钟、数据延迟加上板子走线的最小延迟。这个值影响保持时间裕量。如果以此种约束下发生了时序违例，只能修改逻辑代码和修改PCB板级布线。

set input_clock     <clock_name>;   # Name of input clock
set tco_max         0.000;          # Maximum clock to out delay (external device)
set tco_min         0.000;          # Minimum clock to