Verilog综合(synthesis)过程中出现 found timing loop.的critical warning
综合后,严重警告需要注意。
昨天综合后出现了timing loop,目前来看该错误一般有两种情况:
(1)模块例化时,同一模块的输入和输出直接相连
(2)组合逻辑生成了锁存器latch。
found timing loop的问题不会像少写end等具体提示代码位置,只会提示所在模块,所以不便于查找🔍修改。
解决方法:
打开时序检查报告(synthesis->Report Timing Summary),找到loops的位置,查看生成的原理图schematic定位到出问题的模块,从而看到出问题的位置,在对应代码修改。
出现的原因:
组合电路中,else未写全,所以生成了latch。(忘写)
always @ (*)
begin
if (USER_RST)
r_ENCODE_TLAST = 'b0;
else if((r_EOF && r_SOF) || (r_EOF && ~r_SOF)) //单片或最后一个分片时
begin
if(r_STITCH_FIFO_RDEN && (r_COMPLETE_SEND_CNT == r_TOTAL_DATA_SIZE_CNT + 1'd1)) //+ 'd2 - 1'd1
r_ENCODE_TLAST = 'b1;
else
r_ENCODE_TLAST = 'b0;
end
else if(r_STITCH_FIFO_RDEN && (r_COMPLETE_SEND_CNT == 'd511)) //期间分片满4096B
r_ENCODE_TLAST = 'b1;
//else
//r_ENCODE_TLAST = 'b0;
end
所以一定记得组合逻辑中if else写全,case语句加default