基于DE2-115开发板的超声波测距

最新推荐文章于 2024-06-15 22:18:31 发布
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文章标签： fpga开发 单片机 嵌入式硬件
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/JP13121/article/details/139426554
版权

一、采用verilog和HC-SR04超声波模块， 使用标准库或HAL库+ 定时器中断，完成1或2路的超声波障碍物测距功能。

1）测试数据包含噪声，程序需要进行滤波处理；将测距数值通过串口上传到上位机串口助手；

2）根据障碍物距离远近，控制一个蜂鸣器（可以用LED灯代替）发出频率不同的声音（或LED不同闪烁），即输出占空比变化的PWM波形；

3）在没有超声波模块硬件的场景下，先使用Keil中的仿真逻辑分析仪，观察分析对应管脚上的时序波形，判读是否符合协议规范。

实验平台

verilog + Quartus

实验要求

使用verilog驱动HC_SR04模块，并将所测得数据显示到开发板上的数码管。

1.基本工作原理

(1)采用 IO 口 TRIG 触发测距，给最少 10us 的高电平信呈。
(2)模块自动发送 8 个 40khz 的方波，自动检测是否有信号返回；
(3)有信号返回，通过 IO 口 ECHO 输出一个高电平，高电平持续的时间就是超声
波从发射到返回的时间。测试距离=(高电平时间*声速(340M/S))/2;

2.硬件模块时序图

![](C:\Users\asus\AppData\Roaming\marktext\images\2024-06-01-19-47-53-0YTJ4 V ‘ V` V‘U42T5K([}D646X.png)信号。
回响信号的脉冲宽度与所测的距离成正比。由此通过发射信号到收到的回响信号
时间间隔可以计算得到距离。公式：uS/58=厘米或者 uS/148=英寸；或是：距离= 高电平时间*声速（340M/S）/2；建议测量周期为 60ms 以上，以防止发射信号对回响信号的影响。

3.设计文件

我这里设计的测量周期是60ms，可以稍微调高点
然后TTL是15us脉冲触发信号
distance.v代码如下：

module distance (
    input  wire           clk          ,
    input  wire           rst_n        ,
    input  wire           echo         ,
    output wire           trig         ,
    output wire [19:0]    distance_data
);
parameter       MAX1_us = 6'd50      ;
parameter       MAX60_ms = 16'd60_000;
parameter       T_MAX = 15'd20_000;
reg  [5:0]      cnt_1us              ;
reg  [15:0]     cnt_60ms             ;
wire            addcnt               ;
wire            endcnt               ;
wire            echo_pos,echo_neg    ;
reg                r1_echo,r2_echo      ;
reg      [14:0]     cnt                 ; 
reg     [15:0]  data_r               ;
wire            add_cnt              ; 
wire            end_cnt              ; 
reg                us_clk                 ;
assign distance_data[3:0]  =data_r%10;
assign distance_data[7:4]  =data_r/10%10;
assign distance_data[11:8] =data_r/100%10;
assign distance_data[15:12]=data_r/1000%10;
assign distance_data[19:16]=data_r/10000%10;
//1us计数器 
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        cnt_1us <= 1'd0;
    end
    else if(endcnt)begin
        cnt_1us <= 1'd0;
    end
    else begin
        cnt_1us <= cnt_1us + 1'd1;
    end
end


always@(posedge clk or negedge rst_n)begin
    if(rst_n == 1'b0)begin
        us_clk  <=  1'b0  ;
    end
    else if(endcnt)begin
        us_clk  <=  ~us_clk  ;
    end
    else begin
        us_clk  <=  us_clk ;
    end
end


assign endcnt = (cnt_1us==MAX1_us-1'd1);
//60ms计数器
always @(posedge us_clk or negedge rst_n) begin
    if(!rst_n)begin
        cnt_60ms <= 1'd0;
    end
    else if(cnt_60ms==MAX60_ms - 16'd1)begin
        cnt_60ms <= 1'd0;
    end
    else begin
        cnt_60ms <= cnt_60ms + 1'b1;
    end
end   

assign trig = cnt_60ms < 15 ? 1'b1 : 1'b0;

always @(posedge clk or negedge rst_n)begin  
    if(!rst_n)begin  
        r1_echo <= 1'b0;
        r2_echo <= 1'b0;
    end  
    else begin  
        r1_echo <= echo;
        r2_echo <= r1_echo;
    end  
end
assign echo_pos = r1_echo & ~r2_echo;
assign echo_neg = ~r1_echo & r2_echo;

always @(posedge us_clk or negedge rst_n)begin  
    if(!rst_n)begin  
        cnt <= 1'd0; 
    end 
    else if(add_cnt)begin  
        if(end_cnt)begin  
            cnt <= cnt; 
        end  
        else begin  
            cnt <= cnt + 1'b1; 
        end  
    end  
    else begin  //echo 低电平 归零
        cnt <= 1'd0;  
    end  
end 

assign add_cnt = echo; 
assign end_cnt = add_cnt && cnt >= T_MAX - 1;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        data_r <= 1'd0;
    end
     else if(echo_neg)begin  
        data_r <= cnt*340/200;
     end  
     else begin  
        data_r <= data_r;
     end  
end 


endmodule

数码管segdrive.v代码如下：

module segdrive (input            wire                        clk           ,
                 input            wire                        rst_n         ,
                 input            wire        [ 23:0 ]        distance_data ,
                 output            reg        [ 6:0 ]                hex0          ,           
                 output            reg        [ 6:0 ]                hex1          ,
                 output            reg        [ 6:0 ]                hex2          ,
                 output            reg        [ 6:0 ]                hex3          ,
                 output            reg        [ 6:0 ]                hex4          ,
                 output            reg        [ 6:0 ]                hex5          
                 );
    localparam    ZERO  = 7'b100_0000;
    localparam    ONE   = 7'b111_1001;
    localparam    TWO   = 7'b010_0100;
    localparam    THREE = 7'b011_0000;
    localparam    FOUR  = 7'b001_1001;
    localparam    FIVE  = 7'b001_0010;
    localparam    SIX   = 7'b000_0010;
    localparam    SEVEN = 7'b111_1000;
    localparam    EIGHT = 7'b000_0000;
    localparam    NINE  = 7'b001_0000;
    localparam    N     = 7'b010_1011;
    localparam    P     = 7'b000_1111;
    reg dot;
    localparam state0 = 3'd0;
    localparam state1 = 3'd1;
    localparam state2 = 3'd2;
    localparam state3 = 3'd3;
    localparam state4 = 3'd4;
    localparam state5 = 3'd5;
    reg              flag;
    reg    [20:0]      cnt;
parameter    MAX_NUM = 1_000;
    reg [ 3:0 ] num1;
    reg [ 3:0 ] num2;
    reg [ 3:0 ] num3;
    reg [ 3:0 ] num4;
    reg [ 3:0 ] num5;
    reg [ 3:0 ] num6;
    reg [2:0] current_state;
    reg [2:0] next_state;
always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        current_state <= state0;
    end
    else if(flag) begin
        current_state <= next_state;
    end
end
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        flag <= 1'b0;
        cnt <= 0;
    end
    else if(cnt == 0)begin//一轮计数完毕
        flag <= 1'b1;
        cnt <= 1;
    end
    else    begin 
        flag <= 1'b0;
        cnt <= (cnt + 1'b1) % MAX_NUM;//循环+1
    end
end
always @(*) begin
    if(!rst_n) begin
        next_state <= state0;
    end
    else if(flag) begin
        case(current_state)
            state0: begin
                next_state <= state1;
            end
            state1: begin
                next_state <= state2;
            end
            state2: begin
                next_state <= state3;
            end
            state3: begin
                next_state <= state4;
            end
            state4: begin
                next_state <= state5;
            end
            state5: begin
                next_state <= state0;
            end
            default:begin
                next_state <= state0;
            end
        endcase
    end
    else begin
        next_state <= next_state;
    end
end


//状态输出
always@(current_state) begin
    case (current_state)
        state0: begin
            num1 = distance_data[3 :0];
            num2=num2;
            num3=num3;
            num4=num4;
            num5=num5;
            num6=num6;
            dot = 1;                
        end
        state1: begin
            num1=num1;
            num2 = distance_data[7 :4];
            num3=num3;
            num4=num4;
            num5=num5;
            num6=num6;
            dot = 1;                
        end
        state2: begin
            num1=num1;
            num2=num2;
            num3 = distance_data[11 :8];
            num4=num4;
            num5=num5;
            num6=num6;
            dot = 0;                
        end
        state3: begin
            num1=num1;
            num2=num2;
            num3=num3;
            num4 = distance_data[15:12];
            num5=num5;
            num6=num6;
            dot = 1;                
        end
        state4: begin
            num1=num1;
            num2=num2;
            num3=num3;
            num4=num4;
            num5 = distance_data[19 :16];
            num6=num6;
            dot = 1;                
        end
        state5: begin
            num1=num1;
            num2=num2;
            num3=num3;
            num4=num4;
            num5=num5;
            num6 = distance_data[23:20];
            dot = 1;                
        end
        default:begin
        num1=num1;
        num2=num2;
        num3=num3;
        num4=num4;
        num5=num5;
        num6=num6;
        dot=dot;
        end
    endcase
end
always @ ( * ) begin
    case( num1 )
        4'd0:   hex0 = {ZERO}; // 匹配到后参考共阳极真值表
        4'd1:   hex0 = {ONE};
        4'd2:   hex0 = {TWO};
        4'd3:   hex0 = {THREE};
        4'd4:   hex0 = {FOUR};
        4'd5:   hex0 = {FIVE};
        4'd6:   hex0 = {SIX};
        4'd7:   hex0 = {SEVEN};
        4'd8:   hex0 = {EIGHT};
        4'd9:   hex0 = {NINE};
        default : hex0 = {ZERO};
    endcase
end
always @ ( * ) begin
    case( num2 )
        4'd0:   hex1 = {ZERO}; // 匹配到后参考共阳极真值表
        4'd1:   hex1 = {ONE};
        4'd2:   hex1 = {TWO};
        4'd3:   hex1 = {THREE};
        4'd4:   hex1 = {FOUR};
        4'd5:   hex1 = {FIVE};
        4'd6:   hex1 = {SIX};
        4'd7:   hex1 = {SEVEN};
        4'd8:   hex1 = {EIGHT};
        4'd9:   hex1 = {NINE};
        default : hex1 = {ZERO};
    endcase
end
always @ ( * ) begin
    case( num3 )
        4'd0:   hex2 = {ZERO}; // 匹配到后参考共阳极真值表
        4'd1:   hex2 = {ONE};
        4'd2:   hex2 = {TWO};
        4'd3:   hex2 = {THREE};
        4'd4:   hex2 = {FOUR};
        4'd5:   hex2 = {FIVE};
        4'd6:   hex2 = {SIX};
        4'd7:   hex2 = {SEVEN};
        4'd8:   hex2 = {EIGHT};
        4'd9:   hex2 = {NINE};
        default : hex2 = {ZERO};
    endcase
end
always @ ( * ) begin
    case( num4 )
        4'd0:   hex3 = {ZERO}; // 匹配到后参考共阳极真值表
        4'd1:   hex3 = {ONE};
        4'd2:   hex3 = {TWO};
        4'd3:   hex3 = {THREE};
        4'd4:   hex3 = {FOUR};
        4'd5:   hex3 = {FIVE};
        4'd6:   hex3 = {SIX};
        4'd7:   hex3 = {SEVEN};
        4'd8:   hex3 = {EIGHT};
        4'd9:   hex3 = {NINE};
        default : hex3 = {ZERO};
    endcase
end
always @ ( * ) begin
    case( num5 )
        4'd0:   hex4 = {ZERO}; // 匹配到后参考共阳极真值表
        4'd1:   hex4 = {ONE};
        4'd2:   hex4 = {TWO};
        4'd3:   hex4 = {THREE};
        4'd4:   hex4 = {FOUR};
        4'd5:   hex4 = {FIVE};
        4'd6:   hex4 = {SIX};
        4'd7:   hex4 = {SEVEN};
        4'd8:   hex4 = {EIGHT};
        4'd9:   hex4 = {NINE};
        default : hex4 = {ZERO};
    endcase
end
always @ ( * ) begin
    case( num6 )
        4'd0:   hex5 = {ZERO}; // 匹配到后参考共阳极真值表
        4'd1:   hex5 = {ONE};
        4'd2:   hex5 = {TWO};
        4'd3:   hex5 = {THREE};
        4'd4:   hex5 = {FOUR};
        4'd5:   hex5 = {FIVE};
        4'd6:   hex5 = {SIX};
        4'd7:   hex5 = {SEVEN};
        4'd8:   hex5 = {EIGHT};
        4'd9:   hex5 = {NINE};
        default : hex5 = {ZERO};
    endcase
end
e![请添加图片描述](https://img-blog.csdnimg.cn/6ca96bbfe0f94d389349fa3b8eb1caad.png)
ndmodule

4.顶层文件设计：

module distance_top (
input  wire             clk          ,
input  wire             rst_n        ,
input  wire             echo         ,
output            wire        [ 6:0 ]                hex0          ,
output            wire        [ 6:0 ]                hex1          ,
output            wire        [ 6:0 ]                hex2          ,
output            wire        [ 6:0 ]                hex3          ,
output            wire        [ 6:0 ]                hex4          ,
output            wire        [ 6:0 ]                hex5          ,
output wire             trig         
);
wire     [19:0 ] distance_data;
distance distance_inst(
      .clk          (clk          ),
      .rst_n        (rst_n        ),
      .echo         (echo         ),
      .trig         (trig         ),
      .distance_data(distance_data)
);

segdrive segdrive_inst(
    .clk         (clk         ) ,
    .rst_n       (rst_n       ) ,
    .distance_data(distance_data),
    .hex0        (hex0)         ,
    .hex1        (hex1)         ,
    .hex2        (hex2)         ,
    .hex3        (hex3)         ,
    .hex4        (hex4)         ,
    .hex5        (hex5)
);




endmodule

效果图：
在这里插入图片描述
在这里插入图片描述

在这里插入图片描述

二、总结

本次实验为红外超声波雷达测距实验，这次实验可以帮助了我更加深入地了解硬件模块的时序图以及基本工作原理，并锻炼了我使用开发板进行硬件设计和驱动的能力。这次实验，需要掌握使用IO口触发测距、发送方波和检测回波等方法，以及通过高电平持续时间计算距离的公式。此外，实验还需要掌握如何将所测得数据显示到开发板上的数码管上。细致认真地完成该实验提高了我对verilog语言的理解，并培养了我实际操作的能力。

JP13121
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基于FPGA的超声波测距——数码管显示
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第12周实验---基于FPGA的超声波测距
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HC-SR04超声波测距模块可提供 2cm-400cm的非接触式距离感测功能，测距精度可达高到 3mm；模块包括超声波发射器、接收器与控制电路。
嵌入式大作业-FPGA基于DE2-115开发板驱动HC-SR04超声波测距模块-集成蜂鸣器，led和vga提示功能
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08-26
<项目介绍> 嵌入式大作业-FPGA基于DE2-115开发板驱动HC_SR04超声波测距模块|集成蜂鸣器，led和vga提示功能 - 不懂运行，下载完可以私聊问，可远程教学 该资源内项目源码是个人的毕设，代码都测试ok，都是运行成功后才上传资源，答辩评审平均分达到96分，放心下载使用！ 1、该资源内项目代码都经过测试运行成功，功能ok的情况下才上传的，请放心下载使用！ 2、本项目适合计算机相关专业(如计科、人工智能、通信工程、自动化、电子信息等)的在校学生、老师或者企业员工下载学习，也适合小白学习进阶，当然也可作为毕设项目、课程设计、作业、项目初期立项演示等。 3、如果基础还行，也可在此代码基础上进行修改，以实现其他功能，也可用于毕设、课设、作业等。 下载后请首先打开README.md文件（如有），仅供学习参考, 切勿用于商业用途。 --------
FPGA基于DE2-115 开发板板和HC_SR04驱动的超声波测距
XiaoYiDeXiaoYi的博客
05-29 248
本次测试借用了一些学长的代码，也带有自己的一些思考，补全了学长没有写进代码的部分。由于代码中设计的寄存器只有那么多位数，也和驱动本身的下限，决定了这次设计只能测试大概4~247cm左右的距离。能够自己补全一部分代码，对于我来说还是很有成就感的，下次见。
红外超声波雷达测距
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06-01 933
本次实验为红外超声波雷达测距实验，这次实验可以帮助了我更加深入地了解硬件模块的时序图以及基本工作原理，并锻炼了我使用开发板进行硬件设计和驱动的能力。这次实验，需要掌握使用IO口触发测距、发送方波和检测回波等方法，以及通过高电平持续时间计算距离的公式。此外，实验还需要掌握如何将所测得数据显示到开发板上的数码管上。细致认真地完成该实验提高了我对stm32的理解，并培养了我实际操作的能力。
基于STM32的超声波测距
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05-27 826
然而这样太麻烦了，而且也不好用，因此我们可以随意一些，我在代码中使用的是预分频器为72，自动重装器为100，那么得到的频率为72MHz/72/100=1000Hz，也就是一次定时器中断的时间为100us，而自动重装器里的每一个值就是1us，所以每次外部中断的下降沿触发之后只需要将定时器触发的次数*100再加上自动重装器里的值就可以得到回响信号的持续时间了，单位是us。如果是拉高，那么我们需要记录下持续的时间，这时候我们需要用定时器计时，所以需要在一开始的时候就配置好定时器的初始化。
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05-27 939
1、RCC配置外部高速晶振——HSE2、SYS配置：Debug设置成Serial WireADC1配置：配置ADC-IN1模数转换TIM2配置：设置定时器TIM2每1us向上计数一次，通道1为上升沿捕获并连接到超声波模块的ECHO引脚GPIO配置：PA5接到了HC-SR04的TRIG触发引脚，默认输出低电平TIM1配置：由上面可知HC-SR04的使用需要us级的延迟函数,HAL库自带只有ms的，所以需要自己设计一个定时器。
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