基于 FPGA 的数字抢答器设计

下面是基于 FPGA 的数字抢答器设计，在quartusII下，modelsim下仿真，编程语言VHDL。

 

1、抢答器的工作原理

主持人宣布可以抢答后，在 20s 的定时时间内若有人按键抢答，则这个按键号码会 被编码，然后系统锁存这个编码并显示输出。由此分析，我们需要用到鉴别电路。抢答 的有效时间为 20s，系统需要在抢答开始、20s 内有选手抢答以及 20s 定时时间到这三

种情况下发出报警声音，报警声音响 300 毫秒后停止。由以上分析，系统要用到定时电 路来规定有效抢答时间，用报警器来发出报警。抢答器的原理图如下图所示。

 

从图中分析可得，当主持人宣布开始抢答后，报警器发出报警，鉴别电路开始工作， 选手可以按键抢答。定时电路则开始从 20s 递减，同时要显示定时时间。如果有选手在 20s