FPGA中如何实现双边沿采样？

昨天和同学讨论双边沿采样的方法，包括DDR是如何实现的呢？

首先肯定不能在一个always块内用一个时钟的上下边沿，如下：

always@(posedge clk or negedge clk) begin
...
...
...
end

这种典型的错误原因是FPGA内部（并不仅仅是FPGA）没有这种结构的触发器。之前也写过专门的博文来说过这个问题，这是错误的教训：【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？

FPGA（以及其他任何地方）上的触发器是一个具有一个时钟且仅对该时钟的一个边缘敏感的器件。 因此，当灵敏度列表始终为@（posedge clk）时，综合工具只能映射到此设备。 我们有触发器的变种，可以进行异步预置/清除，因此将映射到始终@（posedge clk或<posedge / negedge> rst），但就是这样。
没有真正的硬件设备可以完成与你所描述的相同的东西 - 总是@（posedge clk or negedge clk）。

唯一的例外（种类）是IDDR和ODDR，这些需要实例化 - 它们不能从HDL描述中推断出来。

---

那么既然不能像上述情况一样来进行双边沿采样，有人会说能不能对时钟进行一个反转，之后用源时钟以及生成时钟上升沿去采同一个数据。

咋一听没问题，可是理想很丰满&#