反射barrier

反射屏障

大多数图像传感器建立在p型外延片上，其中轻度掺杂的外延层生长在极低电阻率(≪1 Ω.cm)、高掺杂的p型衬底上。像素p阱的掺杂量也远高于外延层。这种掺杂浓度的差异在外延层和重掺杂区域之间的边界处产生了内置电位。内置电位作为电子在外延层扩散的反射屏障，使它们更难进入p阱和衬底。

让我们考虑图3.8中4T像素中底部红色虚线的带图。重掺杂的衬底具有受体浓度$N_{A1}$和轻掺杂的外延层$N_{A2}$。在整个区域没有外加电，p阱和衬底连接到地，硅没有耗尽，处于热平衡状态。在重掺杂侧，费米能级$E_F$与价带$E_V$之差由式给出：
$$q{V}_{P1}=kTln(\frac{N_v}{N_{A1}})\text{\hspace{1em}(3.38)}$$

式中NV为价带态的有效密度[1]。类似地，在轻掺杂的一边：
$$q{V}_{P2}=kTln(\frac{N_v}{N_{A2}})\text{\hspace{1em}(3.39)}$$
半导体处于热平衡状态，费米能级处处相同，因此导带和价带必然弯曲。这就产生了一个电位差：

$$V_{bi}=V_{P2}-V_{P1}\text{\hspace{1em}(3.40)}$$

电位梯度将少数载流子(p型半导体中的电子)推向轻掺杂侧，而将空穴推向相反方向。对于少数携带者来说，潜在的障碍就像一面不完美的镜子。当图3.8中轻掺杂外延层中产生电子-空穴对并开始扩散时，电子被反射回来，而空穴被吸引到p阱和衬底上。电位差可由(3.38)、(3.39)、(3.40)表示为：

$$V_{bi}=\frac{kT}{q}ln(\frac{N_{A1}}{N_{A2}})\text{\hspace{1em}(3.41)}$$

电位差仅取决于受体浓度，而不取决于掺杂分布。当$N_{A1}=N_{A2}$时，在均匀掺杂的中性半导体中，电位变为零。

与pn结的内置电压相比，势垒要小得多，并且不能100%有效地作为少数载流子的反射镜。由于它们的热能，一些载流子可以在上面扩散。可以使用热离子发射理论来估计势垒上的扩散电流，类似于第2章中ppd中的电荷转移：
$$I=I_{max}exp(-\frac{q{V}_{bi}}{kT})\text{\hspace{1em}(3.42)}$$

在式3.42中，饱和电流$I_0=A\ast T^2\ast S_A$被替换为最大电流$I_{max}$，因为电荷的供应受到势垒轻掺杂侧存在的电荷的限制。最大电流远小于0，可从零势垒条件求出。将(3.41)代入(3.42)得到：

$$\frac{I}{I_{max}}=\frac{N_{A2}}{N_{A1}}\text{\hspace{1em}(3.43)}$$

式(3.43)表示，两侧掺杂浓度的比例抑制了少数载流子流动。对于例3.6中的值，电子电流被抑制了1000倍，这意味着0.1%的电子没有被反射和丢失。

以深p阱(DPW)形式存在的反射屏障对在像素中使用NMOS和PMOS晶体管的更复杂的图像传感器中非常有用。图3.9显示了一个深p井，阻止其下方产生的电荷到达n井。没有它，通常偏向于芯片上最高电压的n阱将与光电二极管竞争电荷，并可能收集大部分电荷。

DPW通过晶体管p阱偏向基片电位，因为两者重叠，但完全有可能使其浮动。由于DPW是高掺杂且电中性的，因此顶部的n阱影响很小，DPW从p阱和下面的中性外延硅中获得电势。

DPW中的孔径允许电荷在光电二极管上收集，同时抑制其他地方的寄生电荷收集。扩散后，在DPW下产生的电荷到达光电二极管下的耗尽区并被及时收集。深p阱上方产生的电荷将会损失，因为它要么被收集在n阱中，要么被收集在NMOS晶体管的漏极和源极中。为了使电荷损失最小化，晶体管阱和p阱应该占据外延层厚度的一小部分。

参考书目：

1. CMOS image sensor，Konstantin D Stefanov，2022