[SV]SystemVerilog Clocking Block語法詳解及開發經驗總結

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分类专栏： SystemVerilog从入门到实战 文章标签： fpga开发 interface setup time hold time modport
于 2020-03-24 23:16:55 首次发布
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本文链接：https://blog.csdn.net/gsjthxy/article/details/105084160
本文详细介绍了SystemVerilog中的Clocking Block，包括声明、术语、时钟事件、周期延迟、Modport语法及其用例。重点讨论了时钟事件、时钟信号、时钟偏移、建立时间、保持时间、时钟抖动和占空比失真等关键概念，并提供了实际开发中的经验总结。

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SystemVerilog Clocking Block語法詳解及開發經驗總結

目录

SystemVerilog Clocking Block語法詳解及開發經驗總結

一、Clocking block declaration

二、Clocking block terminologies

（1）Clocking event

（2）Clocking signal

（3）Clocking skew

（4）Input and Output skews

 (5)时钟抖动(jitter)

 (6)占空比(Duty Cycle Distortion)

三、Clocking block events

四、Cycle delay: ##

五、Modport語法及用例

 5.1、參見：[SV]SystemVerilog Modport語法詳解以及在Interface中的使用案例_元直数字电路验证的博客-CSDN博客_modport

   A clocking block specifies timing and synchronization for a group of signals.

   The clocking block specifies,

  • The clock event that provides a synchronization reference for DUT and testbench
  • The set of signals that will be sampled and driven by the testbench
  • The timing, relative to the clock event, that the testbench uses to drive and sample those signals
  •  
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