《炬丰科技-半导体工艺》硅氮化物蚀刻

书籍：《炬丰科技-半导体工艺》
文章：硅氮化物蚀刻
编号：JFKJ-21-493
作者：炬丰科技

介绍
在 45nm 节点之前，CMOS 晶体管制造仅使用一两次氮化硅蚀刻操作，即定义浅沟槽隔离 。最新的节点需要越来越多的氮化硅蚀刻操作，以使用氮化硅作为硬掩模生成图案或生成局部应力：SPT（应力邻近技术）或 SMT（应力记忆技术）。H3PO4 受益于对氧化硅的巨大蚀刻选择性。尽管如此，它仍然存在于回收浸入式批处理工具中，其缺点是：颗粒和金属在批次内或批次间交叉污染。各种替代方案正在开发中：化学配方 、单晶片方法 或等离子溶液 。要克服交叉污染问题，并与高生产率、低拥有成本的 H3PO4 湿工作台竞争，还有很长的路要走。最后一种选择依赖于热的非常稀释的 HF。由于相对较低的 SiN 蚀刻速率，它从未真正被业界采用。它非常适合小SiN去除量的蚀刻应用。

实验性
SiN 蚀刻已在 300 毫米晶圆上进行，可以在 165°C 的商用湿式工作台的 85% 磷酸浴中进行，也可以在 FSI Zeta 喷雾批处理工具中使用超稀氢氟酸溶液进行。研究的 HF 浓度范围为 0.005% 至 0.1%，该工具中达到的最高温度约为 72°C。根据所需的实验已经考虑了各种 SiN 膜。与 SPT 技术相关的那些依赖于在 480°C 下通过 PECVD（等离子体增强化学气相沉积）沉积的 35nm SiN 厚膜，其他来自在 780°C LPCVD（低压化学气相沉积）中沉积的 8nm 膜) 批处理工具。AFM（原子力显微镜）测量是在 Bruker Dimension FastScan™ 上进行的，频率为 0.5Hz，分辨率为 512，Tespa V2 探头。