描述
实现数据位宽转换电路,实现8bit数据输入转换为12bit数据输出。其中,先到的数据应置于输出的高bit位。
电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性,valid_out用来指示数据输出data_out的有效性;clk是时钟信号;rst_n是异步复位信号。
波形示意图如下:
输入描述
input clk ,
input rst_n ,
input valid_in ,
input [7:0] data_in
输出描述
output reg valid_out,
output reg [11:0] data_out
解题分析
本题要求实现8bit数据至12bit数据的位宽转换电路,由接口电路图可知,valid_in信号会跟随指示data_in数据有效,同时要求输出valid_out信号跟随指示data_out数据。
观察时序图需要注意:
valid_out和data_out是在两个数据输入之后的下一个时钟周期产生输出;
当仅有一个数据输入后,不会产生输出valid_out和data_out,而是会等待下一个数据到来之后完成两个数据的拼接,才产生输出valid_out和data_out。
要实现8bit数据至12bit数据的位宽转换,必须要用寄存器将先到达的数据进行缓存。8bit数据至12bit数据,相当于1.5个输入数据拼接成一个输出数据,出于对资源的节省以及时序要求,采用1个8bit的寄存器(data_lock)进行数据缓存。
为什么不需要2个8bit的寄存器进行数据缓存:
根据时序图, data_out是在两个数据输入之后的下一个时钟周期产生输出,如果采用两个寄存器缓存两个数据,那么第二个数据还没缓存进寄存器后就要输出数据,这样不能实现满足时序要求的数据输出。
根据时序图,数据是在第二个数据到来之后输出,当仅有一个数据到来时,不产生输出,所以内部设计一个计数器(valid_cnt),用来指示数据接收状态。当检测到valid_in拉高时,valid_cnt加1,valid_cnt在0-2之间循环,valid_cnt复位值是0。当valid_cnt是1或2,且valid_in为高时,输出数据,valid_out拉高。
当valid_cnt==1且valid_in为高时,data_out <= {data_lock, data_in[7:4]};当valid_cnt==2且valid_in为高时,data_out <= {data_lock[3:0], data_in}。
需要注意的是题目波形图里画的是data_lock不是data_in。
内部时序描述如下:
根据时序图和思路整理,关键电路如下:
valid_cnt产生电路
data_lock缓存电路
valid_out产生电路
结合时序图,将电路转换成Verilog代码描述如下:
reg [7:0] data_lock;
reg [1:0] valid_cnt ;
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
data_lock <= 'd0;
else if(valid_in )
data_lock <= data_in;
end
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
valid_cnt <= 'd0;
else if(valid_in)begin
if(valid_cnt == 2'd2)
valid_cnt <= 2'd0;
else
valid_cnt <= valid_cnt + 1'd1;
end
end
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
valid_out <= 'd0;
else if(valid_in && valid_cnt == 2'd1)
valid_out <= 1'd1;
else if(valid_in && valid_cnt == 2'd2)
valid_out <= 1'd1;
else
valid_out <= 'd0;
end
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
data_out <= 'd0;
else if(valid_in && valid_cnt == 2'd1)
data_out <= {data_lock, data_in[7:4]};
else if(valid_in && valid_cnt == 2'd2)
data_out <= {data_lock[3:0], data_in};
end
参考代码
`timescale 1ns/1ns
module width_8to12(
input clk ,
input rst_n ,
input valid_in ,
input [7:0] data_in ,
output reg valid_out,
output reg [11:0] data_out
);
reg [7:0] data_lock;
reg [1:0] valid_cnt ;
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
data_lock <= 'd0;
else if(valid_in )
data_lock <= data_in;
end
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
valid_cnt <= 'd0;
else if(valid_in)begin
if(valid_cnt == 2'd2)
valid_cnt <= 2'd0;
else
valid_cnt <= valid_cnt + 1'd1;
end
end
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
valid_out <= 'd0;
else if(valid_in && valid_cnt == 2'd1)
valid_out <= 1'd1;
else if(valid_in && valid_cnt == 2'd2)
valid_out <= 1'd1;
else
valid_out <= 'd0;
end
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
data_out <= 'd0;
else if(valid_in && valid_cnt == 2'd1)
data_out <= {data_lock, data_in[7:4]};
else if(valid_in && valid_cnt == 2'd2)
data_out <= {data_lock[3:0], data_in};
end
endmodule
注:解题分析来源于网友,如有侵权,请告删之。