Verilog中`include的用法

        在QuartusII或者Vivado等其它FPGA编译平台时会使用include文件的情况，但是这样就会涉及到路径问题，如果不添加文件路径，编译时会报错误。

        可以添加路径：

1.添加include头文件路径（绝对路径或相对路径），可以解决编译报错问题。

2.把include头文件和verilog文件放在同一个文件夹下，可以解决编译报错问题。

        文件路径的添加方法：

1.绝对路径

`include      "d:/topl/led/src/include/timescale.v"

2.相对路径

`include      "../src/include/timescale.v"或`include      "src/include/timescale.v"

遇到的问题

        用modelsim发现include关联的文件编译报语法错误，原来文件名需要写绝对路径，即使这个文件和工程其它文件在一个目录上。
        例如只写成 `include "timescale.v" 是不行的，要使用绝对路径，如 `include "F:/Test_prj/rtl/timescale.v"。

        所以在使用中最好写“绝对路径”，不要写“相对路径”，这样可以减少出错的概率。