在使用verdi -ssf verilog.vf打开波形的时候,有的信号的波形会显示不完整,如下图所示
前面的一段信号是空的,显示不出来。
但是如果用verdi -ssf verilog.fsdb,直接打开波形就不会遇到这个问题
我的EDA平台如下:
1. linux os
2. vcs version: vcs S-2021.09
3. verdi version: verdi S-2021.09
就这个问题,咨询了synopsis,他们的AE要了我的verilog.vf文件的内容,也让我用fsdbdebug -info xxx.fsdb打印一些log给他看。
然后他很快给了回复:
在./simv 仿真选项中加上 +fsdb+gate=off
经过实验,确实解决了上面的问题。