【Verilog】5 门电平模型化——可使用的内置基本门

于 2023-08-28 10:32:37 发布
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分类专栏： Verilog 文章标签： 开发语言 前端 硬件工程 fpga开发 arm开发
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门电平模型化——可使用的内置基本门

本章讲述Verilog HDL为门级电路建模的能力，包括可以使用的内置基本门和如何使用它
们来进行硬件描述。

5.1 内置基本门

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5.2 多输入门

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5.3 多输出门

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5.4 三态门

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5.5 上拉、下拉电阻

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5.6 MOS开关

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5.7 双向开关

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5.8 门时延

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min:typ:max时延形式

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5.9 实例数组

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5.10 隐式线网

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5.11 简单示例

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5.12 2-4解码器举例

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5.13 主从触发器举例

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5.14 奇偶电路

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逍遥自在行
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