静态时序分析—门控时钟检查（clock gating check）

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分类专栏： STA静态时序分析 文章标签： 后端 学习
于 2022-08-14 13:38:07 首次发布
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本文介绍了静态时序分析中的门控时钟检查，包括检查条件、类型和相关设置。内容涵盖了Active-High和Active-Low两种时钟门控检查，强调了如何避免时钟毛刺和削切问题，并讨论了set_clock_gating_check和set_disable_clock_gating_check的使用场景。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

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1.clock gating check的条件

一个非buffer/inverter的组合逻辑单元可以由gating控制信号控制其clock信号传递的时候，在STA时序分析时会将其作为clock gating cell（如下图），并做clock gating check。

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 所以clock gating check的前提条件是：

1）Gating cell的Gating pin所连接的Gating信号不能是clock信号。

2）Gating cell的输出作为c

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clock gating cell，手动实例化还是自动综合？
ilearn的博客
03-23 150
综合工具会根据用户提供的时钟门控约束，在细粒度级别上自动引入时钟门控单元（Clock-Gating Cells）。这些综合约束包括定义特定类型时钟门控单元驱动的寄存器的最小和最大数量。，你在设计的架构中引入时钟门控。这种时钟门控可以关闭非活动状态模块的时钟。是一种非常有效且基础的省电技术，用来在整个芯片中节省动态功耗。本文的目标是指出设计在实现时钟门控时需要考虑的各种因素。在设计中，时钟门控主要在两个不同的设计流程级别上进行。综合阶段时钟门控的类型以及各种时钟门控类型的影响。
门控时钟检查
mikiah的专栏
09-01 4496
A clock gating check occurs when a gating signal can control the path of a clock signal at a logic cell. An example is shown in Figure 10-10. The pin of the logic cell connected to the clock is called
[Note]时钟门控的时序检查
qq_41034231的博客
10-24 282
时钟门控，一般有几种类型。这几种门控的时序检查方式并不一样，一般设计上都会采用icg，以规避时序违例带来的毛刺问题。参考。
静态时序分析——Clock Gating check
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当门控信号控制了逻辑单元中时钟信号的路径时，我们会进行Clocl Gating check。
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关于clock gating的 set_clock_gating_check
zhenggege_11的专栏
05-08 9876
在CTS和routing之后会出现 clock gating 的timing violation,有两个命令：set_clock_gating_checkremove_clock_gating_check 这两个命令，在ICC中怎样用? 在place之前set_clock_gating_check ，在CTS之后remove_clock_gating_check。 具体原理是什么? http://ee.mweda.com/ask/338441.html CTS之前设clock gating...
每天学命令<report_clock_gating_check>
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report_clock_gating_check[object_list][-viewview_name][{> | >>}file_name]这...
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PT静态时序分析 第一课 第二课
qq_38453556的博客
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绪论 目录： 第一到第四课比较重要 第一课
【附录A SDC】静态时序分析圣经翻译计划
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Clock gating 中文翻译.pdf
05-25
国外教材详细介绍了时钟门控电路，基于FPGA，电路原型设计参考资料，超级详细，欢迎各位学者下载学习。 时钟门控是一种方法，当一个特定的块不需要时关闭时钟，并被大多数人使用，SOC设计今天作为一种有效的技术，以节省动态功率。
门控时钟检查（clock gating check）的理解和设计应用（上）
i_chip_backend的博客
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时钟网络上的重要元素：门控时钟检查
clock gating check
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08-21 3288
在 sta 分析时，经常会碰到 clock gating cell （一般是 ICG cell 或者 latch）引起的 violation，这种 violation 很常见，而且往往很难修。 为什么 gating cell 容易出问题？出了 violation 又该如何解呢？ 首先，gating cell 容易出问题是因为其一般出现在 clock path 的中间，而且往往比较靠近 cloc...
STA -- clock gating check
sinat_27691203的博客
11-17 4122
对于现在design中例化好的icg以及工具插进去的icg，不存在clock gating check的问题，因为clock gating 搞成了一个lib cell，不再是latch加上与门的组合。不过design中除了这些icg，还有一些的clock gating check的出现，这些是designer有意或者无意的写法导致。下面介绍什么样的电路可能会被认为是clock gating
边沿检测&门控时钟
06-15 1292
边沿检测 输入一个跳变信号，如按键输入、时钟输入，输出指示高电平、低电平或者跳变（双边沿），综合出的电路如下： 基本思想是利用同步时钟控制两个级联的D触发器，待检测信号输入到第一个D触发器的输入端，因为D触发器之间有一个时钟的时间延迟，因此取两个D触发器之间的信号（命名为dly1）和后一个D触发器的输出（命名为dly2），如果时钟是上升的，那么第一个D触发器输出（即dly1）
Clock Gating Checks
druidfly的专栏
11-11 557
(1) Active high gating UAND0/A高电平信号起始要落在5ns和10ns之间。max < 10，min > 5 (2) Active low gating 低电平信号起始要落在0ns和4ns之间。 (3) Path Group: **clock_gating_default** ...
STA - clock gating timing check
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clock gating check两种类型归类
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对于XOR或MUX，clock gating check不会自动推断了，STA会报no clock gating check的warning，如果用户确认需要做check，那么可以用set_clock_gating_check的命令来做约束。clock_gating_check是一种对ICG cell做timing check的约束，可以用户设置，也可由工具推断，目的是保证穿过ICG cell的clock没有glitch。下降沿触发对AND gate clock gating check的时序收敛更友好。
clock tree和clock skew group
07-28
回答: 在数字电路设计中，时钟树（clock tree）是指将时钟信号从时钟源传输到各个时钟接收器的网络。时钟树的设计对于电路的性能和功耗有着重要的影响。时钟树的目标是保持时钟信号的稳定性和一致性，以确保电路的正确操作。时钟树的设计中，常常会将一些不属于其所属生成时钟（generate clock）的sink pin抓出来设置成一个时钟偏移组（clock skew group），这些sink pin通常只与彼此以及时钟分频器（clock divider）和时钟门控单元（clock gating cell）有时序检查（timing check）的关系。\[1\] 时钟偏移（clock skew）是指时钟信号在时钟树中传播过程中的延迟差异。全局偏移（global skew）指的是同时钟（同一时钟域）中最长和最短路径之间的差值，而局部偏移（local skew）指的是具有时序检查的两个寄存器之间时钟路径长度的差值。从定义上看，全局偏移似乎应该大于等于局部偏移，但实际上在分析时序违规时，我们也会看到局部偏移大于全局偏移的情况。这是因为全局偏移计算的是sink pin的最大差值，而局部偏移不仅考虑了sink pin，还考虑了through pin（时钟路径中的中间节点）。\[2\] 举例来说，当命名为*dlytr*的时钟路径出现时，意味着这是一个长路径或者在优化时为了延长sink pin而使用绕行方式（detour）绕过电路的buf/inv。如果这条路径是时钟路径中最长的，我们需要使用report_clock_timing -type latency -nworst xx命令来报告更多的时钟路径，以分析导致时钟树整体变长的真正原因。\[3\] #### 引用[.reference_title] - *1* [ICC2：skew group](https://blog.csdn.net/m0_61544122/article/details/130530332)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] - *2* *3* [静态时序分析—时钟偏斜（Clock Skew：Global Skew与Local Skew）](https://blog.csdn.net/m0_61544122/article/details/126498047)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]
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