HDLBits—Dualedg

简单做个错题记录

双边沿触发触发器在时钟的两个边沿触发。但是，FPGA没有双边触发触发器，并且不接受always @（posedge clk or negedge clk）

构建一个功能性类似于双边触发触发器的电路：

代码实现过程中，分别设置两个边沿触发，产生两个时序信号，其中q1在上升沿到下一个上升沿期间保持不变，q2在下降沿到下一个下降沿之间保持不变

具体变化如：在某个下降沿后q2 = d ^ q1，而此时q1未到上升沿不改变，q = q2 ^ q1 = d ^ q1^ q1

module top_module (
    input clk,
    input d,
    output q
);
    reg q1,q2;
    always@(posedge clk)begin
       q1 <= d ^ q2; 
    end
    always@(negedge clk)begin
       q2 <= d ^ q1; 
    end
    assign q = q1 ^ q2;
endmodule

上述异或方式将两个信号合一，能否反向拆解出两个信号实现分频？？？