SAR ADC学习笔记

PGA

通过配置PGA的增益，可以将不同输入信号的幅度缩放到适应ADC的全差分输入范围内，以确保ADC能够准确地测量这些信号。

过采样技术

当SAR ADC配置为进行过采样时，它不仅采集单个样本，而是多次采集相同的信号，然后对这些样本进行平均。这个过程有助于减小噪声对信号的影响，从而提高了信噪比（SNR）。更高的SNR表示ADC输出的信号质量更高，因为信号与噪声之间的比例更高。

SYSTEM CALIBRATION 系统校准

各个通道之间任何分立元件上的不匹配或使用的传感器中的不匹配都会导致通道之间的相位不匹配。
这种相位失配可以在软件模式下，在每个通道的基础上，通过延迟个别通道的采样时间来补偿。通过写入相应的CHx _ PHASE寄存器(地址0x19通过地址0x20)，可以将任意特定通道上的采样时刻延迟到CONVST信号上升沿。
如果CH4 _ PHASE寄存器(地址0x1C )用十进制数10写入，通道4在CONVST信号上升沿后10 μ s被有效采样

模拟输入开路检测

更改PGA的共模电压后，ADC会继续进行转换，然后检查输出结果。如果ADC的输出值在共模电压的变化过程中发生变化，这表明输入信号存在，PGA的变化没有影响到输入。如果ADC的输出值保持不变，这表明输入信号不存在，PGA的变化被检测到。

DAC

DAC电容设计时，可以根据KT/C噪声限制选取合适大小的电容值，DAC电容阵列中选取最小电容为50aF，小的单位电容单元降低了功耗和建立时间，但KT/C噪声变大，两者存在折衷关系。

分段式桥接电容

分段式桥接电容在选取较小的总电容值时，可以做到更大的单位电容，匹配性较好，分段式桥接电容和DAC电容阵列极板间存在寄生电 容引入静态失配，对温度变化不敏感，可以在数字域中将电容失配校正完成

分裂式split电容阵列

分裂式（Split）电容阵列将每个电容分裂为两个相同的电容，每次DAC电容阵列只需切换一半的电容，加快DAC建立速度，降低功耗，进一步提高SAR ADC转换速度