高速差分信号AC耦合电容详解

最新推荐文章于 2024-02-18 15:25:14 发布

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在硬件设计过程中，在很多高速串行信号中，都会使用到AC耦合电容，既然在设计高速串行电路时，任何一个小小的不同都会引起信号完整性问题，为什么要在串行链路中加入一个AC耦合电容呢？这个电容不仅会导致信号边沿变得缓慢，还有可能会引起阻抗不连续。如下：
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图1 USB3.0接口信号中TX信号的0.1uF电容

图2 PCIe接口信号中TX信号的0.1uF电容

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图3 mSata接口信号中RX、TX信号的0.01uF电容

而常见的低速信号如232和LPC等却没有AC耦合电容的加入，如下：
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图4 UART、LPC接口信号中无电容
这个问题主要从以下几个方面进行分析：

1、为什么要在链路中加入一个AC耦合电容呢？

最开始要先明白AC耦合电容的作用。

1， source和sink端DC不同，所以隔直流；
2，信号传输时可能会串扰进去直流分量，所以隔直流使信号眼图更好；
3， AC耦合电容还可以提供直流偏压和过流的保护。说到底：AC耦合电容的作用就是提供直流偏压，滤除信号的直流分量，使信号关于0轴对称。
4，增加AC耦合电容肯定是使两级之间更好的通信，可以改善噪声容限。

在这里插入图片描述

那么怎么改善噪声容限？
我们有时候可能在选择电容时会选择小电容，觉得这样可能会将直流成分滤的更干净，但是这样会导致信号变形并且引起基线漂移。如果选择较大的电容，电容端的电压稳定的时间需要的比较长，原来一个小小的电容要求有这么多，那我们应该如何来选择这个电容呢？首先要看电容的频率、温度等特性并且选择低ESR/ESL的电容。对于电容值的选择是要通过计算来选的，如下所示：
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这里的F是截止频率（定义电压为输入电压的0.707倍时的频率），R是传输线的阻抗，C是AC耦合电容。
当然在选择电容时，其通带的最小频率要比传输信号的最小频率要小才好，假设信号的最小频率为Fmin，则频率值为F：
F=Fmin/20
当取值为F时，99.88%的信号均会通过。
前面介绍了，虽然AC耦合电容有其好处，也会导致边沿变缓慢，放置AC耦合电容时，会引起阻抗的变化，就存在一个阻抗不连续点。同时，也会引入码型相关抖动，即当电路传输的信号中出现连续的“1”或“0”时，会出现下图所示的直流电平压降，这就会影响眼高。
在这里插入图片描述
如何才能减小这个直流压降降低呢？
这和RC时间常数有关，RC值越大(充电时间越长，单位时间电容充电少，分压小)，能通过的直流分量就越多直流压降越小。由于链路中等效电阻是相对固定的，只能调节耦合电容值了。如下图所示电容值越大，压降越小。
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曲线说明：紫色的电容值最大，红色的电容值次之，粉色的电容值最小。
那我们就把电容无限加大吧！
答案是：No，不行！因为，实际安装后的电容不是理想电容，除了ESR,ESL，还有安装电感，所以就存在一个串联谐振频率。电容在串联谐振频率之前呈容性，之后呈感性。如下图所示：
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电容值越大，谐振频率越小，电容在较低频率就会呈现感性，这样会造成信号高频分量衰减增大，同样会使眼高减小，上升沿变缓，jitter增加。
所以选择AC耦合电容时要综合以上两点考量，一般业界都推荐0.01uF~0.2uF，最常见的就是0.1uF的电容。对于电容封装的选择不建议使用大于0603的封装，最好是0402的，或者更小。

2、链路中AC耦合电容放置的位置？

一般来讲，我们用AC耦合电容来提供直流偏压，就是滤出信号的直流分量，使信号关于0轴对称。既然是这个作用，那么这颗电容是不是可以放在通道的任何位置呢？

这里拿一个常遇到典型的通路来分析。

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图1：AC耦合电容典型通路

在低速电路设计中，这颗电容可以等效成理想电容。而在高频电路中，由于寄生电感的存在以及板材造成的阻抗不连续性，实际上这颗电容不能看作是理想电容。这里信号频率2.5G，通道长度4000mil，AC耦合电容的位置分别在距离发送端和接收端200mil的位置。我们看一下仿真出的眼图的变化。

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图2：AC耦合电容靠近发送端的眼图

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图3：AC耦合电容靠近接收端的眼图

显然，这颗AC耦合电容靠近接收端的时候信号的完整性要好于放在发送端。我的理解是这样的，非理想电容器阻抗不连续，信号经过通道衰减后反射的能量会小于直接反射的能量，所以绝大多数串行链路要求这颗AC耦合电容放在接收端。但也有例外，笔者之前做板对板连接时遇到过这个问题，查PCIE规范发现如果是两个板通常放置在发送端上，此时还利用到了AC耦合电容的另外一个作用——过压保护。比如说SATA，所以通常要求靠近连接器放置。

解决了放置的问题，另一个困扰大家的就是容值的选取了。这样说，我们的整个串行链路等效出的电阻R是固定的，那么AC耦合电容C的选取将会关系到时间常数（RC），RC越大，过的直流分量越大，直流压降越低。既然这样，AC耦合电容可以无限增大吗？显然是不行的。

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图4：AC耦合电容增大后测量到的眼图

同样的位置，与图3相比可以看出增大耦合电容后，眼高变低。原因是“高速”使电容变的不理想。感应电感会产生串联谐振，容值越大，谐振频率越低，AC耦合电容在低频情况下呈感性，因此高频分量衰减增大，眼高变小，上升沿变缓，相应的JITTER也会增大。通常建议AC耦合电容在0.01uf~0.2uf之间，项目中0.1uf比较常见。推荐使用0402的封装。

最后，解决了以上两个问题，再从PCB设计上分析一下这颗电容的优化设计。实际在项目中，与AC耦合电容的位置、容值大小这些可见因素相比，更加难以捉摸的是板材本身（包括焊盘的精度、铜箔的均匀度等）以及焊盘处的寄生电容对信号完整性的影响。我们知道，高频信号必须沿着有均匀特征阻抗的路径传播，如果遇到阻抗失配或者不连续的情况时，部分信号会被反射回发射端，造成信号的衰减，影响信号的完整性。项目中，这种情况通常会出现在焊盘或者是板载连接器处。笔者最初涉及的高速电路设计时，经常遇到这个问题。

解决这个问题要从两个方面入手。首先在板材的选取上，我们在应用中通常选用高性能的ROGERS板材，罗杰斯的板材在铜箔厚度的控制上非常精确，均匀的铜箔覆盖大大降低了阻抗的不连续性；然后在消除焊盘处的寄生电容上，业内常见的办法是在焊盘处做隔层处理（挖空位于焊盘正下方的参考平面区域，在内层创建铜填充），通过增大焊盘与其参考平面（或者是返回路径）之间的距离，减小电容的不连续性。在笔者的项目中多采用介质均匀、铜箔宽度控制精确的ROGERS板材也有效提高了焊盘的加工精度。

通过仿真对比一下ROGERS板材做精确隔层处理前后的信号完整性。

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图5：做隔层处理前的TDR

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图6：做隔层处理后的TDR

图5图6对比，发现未处理之前阻抗的跳跃很明显，隔层处理后的阻抗改善很多，几乎没有任何阶跃与不连续。

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图7：做隔层处理前的回波损耗

图8：做隔层处理后的回波损耗

图7图8对比，在用ROGERS板材做隔层处理之后，相比未做隔层处理回波损耗下降到-30dB之内，大大降低了回波损耗，保证了信号传输的完整。

综上，做个总结：

第一，一些协议或者手册会提供设计要求，我们按照design guideline
要求放置。（分析：一般来讲AC耦合电容的位置和容值大小都是由信号的协议或者芯片供应商去提供，对于不同信号和不同芯片，其位置和容值大小都是不一样的。比如PCIE信号要求AC耦合电容靠近通道的发送端，SATA信号要求AC耦合电容靠近连接器处，对于10GBASE-KR信号要求AC耦合电容靠近信号通道的接收端。）。

如果第一没有我们执行第二条。

第二，如果是IC 到IC，请靠近接收端放置。
（分析一，电容看成一个阻抗不连续点（所以要求尽量跟传输线匹配），如果靠近接收端放，相同的反射系数下，信号经过通道衰减之后再反射会比一开始就反射的能量小。所以大多数的串行链路都要求靠接收端放；分析二，在信号传输过程中，也可能串扰进去一些直流分量，导致接收出问题，所以靠近接收端。分析三，经过AD仿真也发现放在接收端眼图质量效果更好）

如果是第三种情况，请执行第三条。

第三：如果是IC 到连接器，请靠近连接器放置。
（分析：我们知道AC耦合电容还有另外一个作用，就是提供过电压和过流的保护。那么在有连接器的情况下，刚好就起到了这个作用。所以更多的要求是靠近连接器放）
最最后，总结一下ac 耦合电容摆放注意事项：

1，按照design guideline 要求放置
2，没有guideline，如果是IC 到IC，请靠近接收端放置
3，如果是IC 到连接器，请靠近连接器放置
4，尽可能选择小的封装尺寸，减小阻抗不连续

那AC耦合电容在PCB设计时需要注意什么？
万变不离基础原理。AC耦合电容一般是高速信号阻抗不连续的点，围绕这个问题解决即是它设计上的注意点。比如AC耦合电容优化，比如高速板材的选取等等。

3、特别说明：

1、在SATA 信号传输的过程中会有衰减,传的距离越长衰减会越厉害,所以会给他一个载波(也就是直流分量),在进入IC 或者SATA device 后再用串电容的方法把直流分量滤掉,这样做会有比较好的信号质量，也就是隔直作用。
2、PCIE 放在发送端是协议规定的，记得放在近端TX 是给detector 做充电检测device 用的。
3、有人又问了，可是为什么PCIE 是要求放发送端啊？其实仔细看PCIE 规范是说如果是两块板连接时，要发在发送的那块板上。如果发送接收在同一块板上，那么就随意吧

最最最后，分享一篇文章，是从理论及推导出发，分析数据传输中耦合电容的选择与应用。

~~传送门~~ ：https://download.csdn.net/download/pieces_thinking/11068329

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