#systemverilog# 关于关键字之 priority 分支执行语句

那么菜

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分类专栏： SystemVerilog 语言编程文章标签： systemverilog

于 2023-06-04 21:37:04 首次发布

本文链接：https://blog.csdn.net/qq_16423857/article/details/131037484

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本文详细介绍了SystemVerilog中的`priority if`语句，强调了它与经典`if-else`结构的区别。当`priority if`中没有条件为真或缺少对应的`else`时，仿真器会发出运行时警告。通过多个示例，展示了`priority if`如何按顺序评估条件，并在找到第一个匹配条件时执行相应代码，而`if-else`结构在无匹配条件时保持静默。文章鼓励读者分享更多关于`priority if`的特殊用法，共同学习讨论。

摘要由CSDN通过智能技术生成

Priority if evaluates all the conditions in sequential order.In the following conditions simulator issue a run time error/warning

No condition is true or final if doesn’t have corresponding else
另一篇介绍unique if的文章（Link）

一、priority if 举例1

In the below example,No condition is true or final if doesn’t have corresponding else.value of a=50,b=20 and c=40. conditions a<b and a<c are false,therefore simulator issue a run time warning.“RT Warning: No condition matches in ‘priority if’ statement.”