浅谈芯片验证中的仿真运行之 timeunit/timeprecision用法《实战篇》

那么菜

已于 2022-01-28 17:35:42 修改

阅读量774

点赞数

分类专栏：浅析IC仿真中的时空域问题文章标签： systemverilog

于 2022-01-28 11:45:47 首次发布

本文链接：https://blog.csdn.net/qq_16423857/article/details/122722451

版权

浅析IC仿真中的时空域问题专栏收录该内容

13 篇文章 2 订阅 ¥59.90 ¥99.00

订阅专栏

超级会员免费看

本文介绍了在芯片验证过程中遇到的timeunit/timeprecision问题，通过实例展示了不同timescale设置如何影响仿真结果。文章通过四个代码修改步骤揭示了timescale设置的层级关系，并解释了为何顶层模块的timescale设定会覆盖内部类的设定。最后提出了timescale调试的相关技巧。

摘要由CSDN通过智能技术生成

【timeunit/timeprecision 的坑】

上篇文章，我们一字一句的分析了语法书的介绍，今天列举一个小例子，这个实际中确实遇到过该问题带来的麻烦，耗费了一番功夫找出原因。今天分享给大家！为大家遇到该问题，快速找出bug定位，提供少许帮助。话不多说了，正题！

先看下面的一个例子。

tb_top.sv:

`timescale 10ps/1ps
module tb_top();

timeunit 1ns ;// 此处使用timeunit进行单位定义
timeprecision 1ps ;// 此处使用timeprecision 进行精度定义

reg clk,rst;

initial begin clk = 0; forever #5 clk = ~ clk;end
initial begin rst = 1'b0; #10 rst = 1; end

initial begin
run_test("helloworld_test") ;
end

initial begin
$fsdbDumpfile("tb_top.fsdb");
$fsdbDumpvars(0,"tb_top");
end
endmodule

uvm_helloworld.sv: