本章节,我们一起总结学习一下 SystemVerilog 中的数组或与数组相关的数据类型。总结目的,在于加强记忆。
固定数组 array_name[ ]
//一维数组
int a[0:15]; //16个整数 【0】...【15】;大端模式(小地址,存放数组的大索引)
int b[16]; //16个整数 【0】...【15】;大端模式(小地址,存放数组的大索引)
int c[15:0]; //16个整数, a和b是一样的,c与其相反;小端模式(小地址,存放数组的小索引)
//多维数组
int a[0:7][0:3];
int a[8][4];
a[7][3] = 1;
// '{ }
int a[4] = '{0,1,2,3}; //对4个元素分别赋值0-3。 a[0]=0; a[1]=1; a[2]=2; a[3]=3;
int a[4:0] = '{0,1,2,3}; //a[3]=0; a[2]=1; a[1]=2; a[0]=3;
int b[4];
b = '{0,1,2,3}; //先声明,后赋值
b[0:2] = '{0,1,2}; //部分赋值
int c[5] =