#systemverilog# 数组类型大集合

那么菜

已于 2022-02-15 20:00:42 修改

阅读量440

点赞数

分类专栏： SystemVerilog 语言编程文章标签： systemverilog

于 2022-02-11 11:44:30 首次发布

本文链接：https://blog.csdn.net/qq_16423857/article/details/122877345

版权

SystemVerilog 语言编程专栏收录该内容

99 篇文章 7 订阅 ¥129.90 ¥299.90

订阅专栏

超级会员免费看

本文详述了SystemVerilog中的数组类型，包括固定数组、动态数组、队列、结构体、联合体以及联合数组的使用。特别讨论了联合数组在UVM中的应用，并提到了相关uvm_field宏。此外，还介绍了合并数组（packed array）和非合并数组（unpacked array）的差异。

摘要由CSDN通过智能技术生成

本章节，我们一起总结学习一下 SystemVerilog 中的数组或与数组相关的数据类型。总结目的，在于加强记忆。

固定数组 array_name[ ]

//一维数组
int a[0:15];   //16个整数 【0】...【15】；大端模式（小地址，存放数组的大索引）
int b[16];     //16个整数 【0】...【15】；大端模式（小地址，存放数组的大索引）
int c[15:0];   //16个整数， a和b是一样的，c与其相反；小端模式（小地址，存放数组的小索引）

//多维数组
int a[0:7][0:3];
int a[8][4];
a[7][3] = 1;

//  '{ }
int a[4] = '{0,1,2,3};         //对4个元素分别赋值0-3。 a[0]=0; a[1]=1; a[2]=2; a[3]=3;
int a[4:0] = '{0,1,2,3};       //a[3]=0; a[2]=1; a[1]=2; a[0]=3;
int b[4];
b = '{0,1,2,3};                //先声明，后赋值
b[0:2] = '{0,1,2};             //部分赋值
int c[5] =