8.2 DRAM Storage Cells
图8.2显示了用于存储单个数据位的现代DRAM设备中使用的基本一晶体管一电容器（1T1C）单元结构的电路图。在这个结构中，当通过在存取晶体管的栅极上施加电压来打开存取晶体管时，一个代表数据值的电压被放置在位线上，并充电存储电容器。然后，存储电容器在访问晶体管关闭并且字线上的电压被移除后保留存储的电荷。然而，存储电容器中储存的电荷会随着时间的推移逐渐泄漏。为了确保数据完整性，DRAM单元中存储的数据值必须周期性地被DRAM设备读出并写回，这个过程称为刷新。在接下来的部分中，将简要探讨单元电容、泄漏和刷新操作之间的关系。
早期的DRAM设计中使用了不同的单元结构，例如图8.3中的三晶体管一电容器（3T1C）单元结构，具有单独的读取访问、写入访问和存储晶体管。3T1C单元结构具有一个有趣的特性，即从存储单元读取数据不需要将单元的内容放电到共享的位线上。换句话说，在3T1C单元中，对DRAM单元的数据读取是非破坏性的，简单的读取周期不需要将数据恢复到存储单元中，就像在1T1C单元中一样。因此，对于3T1C单元，随机读取周期比1T1C单元更快。然而，1T1C单元的尺寸优势确保了这种基本单元结构在所有现代DRAM设备中的使用。
除了基本的1T1C单元结构外，目前正在进行研究以利用替代的单元结构，例如使用硅绝缘体上硅（SOI）工艺上的单一晶体管作为基本单元。在一个提出的结构中，孤立的衬底用作电荷存储元件，不需要单独的存储电容器。与3T1C单元的数据读取类似，数据读取不是破坏性的，数据检索通过电流感测而不是电荷感测完成。然而，尽管存在替代的单元结构，但在所有现代DRAM设备中，1T1C单元结构仍然被用作基本的电荷存储单元结构，本章的重点放在这种主导的1T1C DRAM单元结构上。
8.2.1 Cell Capacitance, Leakage, and Refresh 单元格电容、泄漏和刷新
在90纳米的DRAM优化工艺技术中，DRAM存储单元的电容量在30 fF左右，DRAM存取晶体管的漏电流在1 fA左右。具有30 fF的电容和1 fA的漏电流，典型的DRAM单元可以保留足够的电荷，以在延长的时间内将其正确解析为适当的数字值，从数百毫秒到数十秒不等。然而，晶体管的漏电特性与温度有关，DRAM单元的数据保留时间不仅在相同的时间和温度下从一个单元到另一个单元可能会大幅变化，而且在相同DRAM单元的不同时间也可能会有所不同。然而，内存系统必须设计得确保不会由于电荷泄漏而丢失任何一位数据。因此，在任何一个DRAM设备中，每个DRAM单元都必须至少在任何一个位由于泄漏而失去其存储电荷之前进行一次刷新。在大多数现代DRAM设备中，DRAM单元通常每32或64毫秒刷新一次。在DRAM单元具有低电容值或高漏电电流的情况下，刷新间隔之间的时间周期会进一步缩短，以确保DRAM设备中所有单元的可靠数据保留。
8.2.2 Conflicting Requirements Drive Cell Structure
近年来，围绕使用沟槽电容器和使用堆叠电容器作为基本电荷存储元件的制造商之间形成了两个竞争派别。关于每种设计的相对成本和长期可扩展性正在进行辩论。对于寻求将DRAM单元与逻辑电路集成在同一工艺技术中的制造商来说，沟槽电容器结构允许更好地将嵌入式DRAM单元与优化逻辑的半导体工艺技术集成在一起。然而，专注于独立DRAM设备的制造商似乎更倾向于使用堆叠电容器单元结构，而不是沟槽电容器结构。目前，像美光（Micron）、三星（Samsung）、爱普典（Elpida）、海力士（Hynix）以及大多数DRAM制造业公司都使用堆叠电容器结构，而奇蒙达（Qimonda）、南亚（Nanya）以及其他几家较小的DRAM制造商使用沟槽电容器结构。
8.2.3 Trench Capacitor Structure 沟槽电容
目前，对于DRAM设备，特别是大众市场的DRAM设备，最重要的考虑因素是成本最小化。这个主要考虑因素直接导致了减小单元尺寸的压力，要么通过在相同的硅片上放置更多的DRAM单元来增加售价，要么通过在相同数量的存储单元上减少成本。减小单元面积的压力反过来意味着存储单元必须要么增长成为三维堆叠电容器，位于硅表面之上，要么增长深入到活性硅表面之下的沟槽中。图8.4显示了一个深沟槽电容器作为存储元素的1T1C DRAM单元的图示。图8.4中的抽象图示显示了沟槽电容器的顶部截面。沟槽电容器的深度允许DRAM单元减少硅表面面积的使用，而不会减少存储单元的电容。沟槽电容器结构和堆叠电容器结构各自具有优点和缺点。沟槽电容器设计的一个优点是三维电容器结构位于互连层之下，因此更高层的金属层更容易制作成平面。金属层的平面特性意味着该工艺更容易集成到逻辑优化的工艺技术中，其中在活性硅上方有更多的金属层。埋藏结构还意味着沟槽电容器可以在逻辑晶体管构建之前构建。这个微妙区别的重要性在于，创建电容层的处理步骤可以在逻辑晶体管制造之前激活，并且逻辑晶体管的性能特性不会因电容层的形成（高温）而降低。
8.2.4 Stacked Capacitor Structure 堆叠电容结构
堆叠电容器结构使用多层金属或导电多晶硅位于硅基底表面之上，形成电容器的板，以容纳存储的电荷。图8.5显示了堆叠电容器结构的抽象示意图。图8.5中的电容器结构位于两层多晶硅之间，电容器位于位线下方。它被称为电容器位于位线下（CUB）结构。堆叠电容存储单元也可以在电容器位于位线上方（COB）结构中形成。无论存储单元相对于位线的位置如何，无论是CUB结构还是COB结构，都是堆叠电容器结构的变种，电容器位于活性硅上方的多晶硅层中。在保持单元电容的情况下不断减小DRAM单元尺寸的无休止压力迫使电容器结构在垂直维度上增长，堆叠电容器结构的演变是从二维板电容器结构自然迁移到三维电容器结构的过程。
FIGURE 8.6: Top-down view of a DRAM array.
8.3 RAM Array Structures
图8.6以俯视图展示了一个抽象的DRAM阵列。图中共显示了六个单元，每两个单元共享同一个位线接触点。图中还抽象地展示了阵列中单元的尺寸。一个单元单元的尺寸为8 F2。在当前的上下文中，"F"是一个与工艺无关的度量单位，表示给定工艺技术中最小的特征尺寸。在90纳米工艺中，F实际上是90纳米，而8 F2的面积在90纳米工艺中等于64,800平方纳米。DRAM存储单元的横截面面积预计会随着工艺代数的增加而线性缩小，并在每一代工艺中保持6~8 F2的单元尺寸
在DRAM设备中，从单元中读取数据的过程始于激活访问晶体管到该单元。一旦访问晶体管打开，存储电容器中的小电荷被放置在位线上，以被解析成数字值。图8.7示例了一个DRAM存储区的示意图，其中行地址被发送到行译码器，行译码器选择一个行的单元。一个行由一个或多个字线组成，它们同时被驱动以激活数千条位线上的一个单元。可能有数百个连接到同一位线的单元，但在任何给定的时间点，每个位线上只有一个单元会与位线共享其存储电荷。存储电容器通过电荷共享过程微小地改变了位线上的电压水平，然后通过差分感应放大器将位线上的结果电压解析为数字值。差分感应放大器将在以下部分进行介绍。
在现代DRAM设备中，存储电容器的电容远小于位线的电容。通常情况下，存储电容器的电容是与数百或数千个其他单元相连的长位线电容的十分之一。相对电容值的差异创建了这样的情况，即当存储电容器中的小电荷放置在位线上时，位线上的结果电压较小且难以在绝对意义上测量。在DRAM设备中，电压感测问题通过使用差分感应放大器来解决，该放大器将位线的电压与参考电压进行比较。
差分感应放大器的使用反过来对DRAM设备的阵列结构施加了一些要求。特别是，使用差分感应放大器意味着不是使用单个位线，而是使用一对位线来感测任何DRAM单元中包含的电压值。此外，为了确保位线在电压和电容值方面密切匹配，它们必须在路径长度和连接的单元数量方面保持密切匹配。这些要求导致了两种明显不同的阵列结构：开放位线结构和折叠位线结构。一个具有开放位线结构的阵列与一个具有折叠位线结构的阵列之间的结构差异在于，
在开放位线结构中，用于每个感应放大器的位线对来自不同的阵列段，
而在折叠位线结构中，位线对来自同一阵列段。
不同的结构类型在单元尺寸和噪声容忍度方面具有不同的优点和缺点。以下部分选取了一些重要的优点和缺点来进行讨论。
FIGURE 8.7:一个DRAM存储区的示意图：包括一个DRAM阵列、一个感应放大器阵列和一个行译码器。请注意，行译码器可以在多个存储区之间共享使用。
8.3.1 Open Bitline Array Structure 开放式的bitline
图8.8展示了一个开放位线DRAM阵列结构的抽象布局。在开放位线结构中，用于每个感应放大器的位线对来自不同的阵列段。图8.8显示，开放位线结构导致阵列结构高度规则化，其结果是开放位线结构中的单元可以紧密排列在一起。通常情况下，开放位线结构中的DRAM单元可以占用尽小至6 F2的面积。相比之下，折叠位线结构中的DRAM单元通常占用至少8 F2的面积。折叠位线结构中的单元面积较大是因为每个折叠位线结构中的DRAM单元需要通过阵列传输两个位线，而每个开放位线结构中的单元只需要通过阵列传输一个位线。
理解：open bitline array 结构面积比折叠式的要小，原因是：因为每个折叠位线结构中的DRAM单元需要通过阵列传输两个位线，而每个开放位线结构中的单元只需要通过阵列传输一个位线。
开放位线阵列结构在64-Kbit及更早的DRAM代数中被使用。一些256-Kbit的DRAM设备也使用了开放位线结构。然而，尽管具有较小的单元尺寸的优点，开放位线结构也存在一些缺点。开放位线结构的一个缺点是它需要在DRAM阵列的边缘使用虚拟阵列段，以确保位线对的长度和电容特性得到密切匹配。另一个缺点是经典的开放位线结构中，开放位线阵列结构中的位线对来自不同的阵列段，每个位线相对于折叠位线结构中的位线更容易
受到电子噪声的影响。
在开放位线结构中，用于布线和虚拟阵列段的较大面积微小地降低了开放位线结构的单元尺寸优势。各种权衡，特别是噪声容忍度问题，导致了在现代DRAM设备中折叠位线结构的占主导地位。因此，开放位线阵列结构目前不在现代DRAM设备中使用。然而，随着工艺技术的进步，开放位线结构可能在长期内为DRAM单元尺寸提供更好的可扩展性。基本DRAM阵列结构领域的研究仍在继续。开放位线阵列结构或更高级的位线结构的扭曲或折叠，结合开放位线架构的单元尺寸优势，有可能在未来成为主流的DRAM阵列结构。
理解：上图中，上面的array中的bitline只用做自己的bitline，中间的array中的bitline既用作自己的bitline，也作为上面和下面的array的差分bitline。这样的结构不难得出几个结论：
（1）最下面的bitline是没有其他array作为bitline的，所以需要额外加一列bitline满足要求。所以开放式面积小的优势被弱化。
（2）每个array要一样才可以
8.3.2 Folded Bitline Array Structure 折叠式
图8.9展示了一个折叠位线结构的DRAM阵列。在折叠位线配置中，位线成对通过DRAM阵列结构进行布线，满足了灵敏的差分感应放大器的若干关键要求。在折叠位线结构中，位线对的紧密相邻意味着当与这种阵列结构配对时，差分感应放大器电路表现出出色的共模噪声抑制特性。也就是说，在由单事件干扰（SEU）中子或阿尔法粒子击中DRAM设备引起的电荷尖峰情况下，电压尖峰有很大机会出现在差分感应放大器的输入端作为共模噪声。而在开放位线阵列结构中，由SEU引起的电荷尖峰可能只会出现在连接到感应放大器的位线对中的一条位线上，从而成为噪声。
图8.9展示了一个折叠位线结构的逻辑布局，其中交替的一对DRAM单元从开放位线阵列中移除。然后，DRAM单元的阵列被压缩，形成了图8.9所示的折叠位线结构。图8.9中显示的折叠位线结构是一个简单的位线交叉方案，其中位线对在每两个位线上的晶体管之间交叉。正在研究更先进的位线折叠方案，以减小面积影响，同时保持折叠位线结构的抗噪声特性。
理解：折叠式bitline 结构从下图可以理解为一行中的bitline和另外一行的bitline组成的差分；可以这样做的原因是：我们不可以对同一个bank的不同行同时访问。
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