IC常见低功耗设计方案

UTUMAN

已于 2024-01-06 15:07:35 修改

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文章标签： fpga开发

于 2024-01-06 13:13:40 首次发布

本文链接：https://blog.csdn.net/qq_33704023/article/details/135424959

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本文深入探讨了芯片功耗问题的来源，动态功耗和静态功耗的组成，以及如何通过clock gating、门级功率优化、Multi-VDD和Multi-Vt等技术来降低功耗。针对90nm以下工艺，动态功耗和静态功耗的挑战，如亚阈值漏电流、栅电流等，以及降低它们的各种方法进行了详细介绍。

摘要由CSDN通过智能技术生成

功耗问题的起源
　　芯片功耗的问题最近几年得到了越来越多的重视，主要来源于以下几个方面：
1、90nm以下，随着设计流程的发展，芯片的集成度达到了上千万门级。一颗最顶级的芯片总功耗可以达到惊人的100-150W（可以煮鸡蛋了），单位面积功耗可以达到50-75W/cm^2，而局部热点的功耗更大。这就产生了芯片封装成本、电源成本和可靠性问题，估计还要有大得像砖头一样的散热片。
2、对于需要电池供电便携式设备和无源芯片类（非接触电子标签）来说，功耗则意味着电池寿命和工作距离。
功耗的组成：
功耗分为动态功耗和静态功耗两大部分。
动态功耗是电路在工作时（翻转时）所消耗的能量。对于CMOS电路来说，它又分为开关功耗和短路功耗。开关功耗为电路翻转时对负载电容充电的功耗，短路功耗为输入翻转时，PMOS和NMOS同时打开的瞬间电流形成的功耗。用公式描述可写为：
Pdyn = (CL * Vdd2 * Ptran * F) + (ttran * Vdd * Ipeak * F)
其中，CL为电路总负载电容；Vdd为工作电压；Ptran为工作电路所占比例；F为工作时钟频率；ttran为PMOS，NMOS同时导通时间；Ipeak为短路电流。
公式中前半部分为开头功耗，后半部分为短路功耗。一般来说，只要gate输入斜率足够小，也就是ttran足够短，短路