编写好源代码并做必要的仿真
为了打包自己的IP核,先新建一个工程,添加 .v 文件编写verilog代码。如下图所示
写好源代码之后可先仿真验证波形是否达到预期。在Simulation Sources中添加自己的仿真文件,这里命名为test
运行后得到波形图如下
将功能完整的源码打包封装成IP核
接下来将源代码实现的模块打包成IP核
到此,创建的IP核只是一个没有具体逻辑的,基于AXI IP核模板创建的核,我们还需要将上述源代码 .V 文件与此IP核关联
名字随便起一个,然后会打开一个工程
在顶层文件中添加端口:
在一下各步中出现感叹号均同意即可
将enable引脚与板子的按键控制端口连接,作测试用,使能端口可控制是否输出。
然后编译block、生成顶层文件、绑定引脚等,后续操作与调用软件中的其他IP核方法相同。