fpga的异步复位同步释放操作

大多数的复位操作通常是直接将rst_n信号拉低或置高，直接进行复位。但是这样会产生一个很大的问题，如果复位操作位于数据采样沿的Setup或Holdon时间内，会发生什么？整个电路会出现亚稳态，可能导致复位失败。
此时，如果采用异步复位，同步释放的操作，就能避免亚稳态的出现。
先上代码：

module RST(
    input       clk,
    input       rst_in,
    output reg  rst_out
    );
    reg rst_q;
    always @(posedge clk or negedge rst_in) begin
        if (!rst_in)
            rst_q <= 1'b0;
        else 
            rst_q <= 1'b1;
    end

    always @(posedge clk or negedge rst_in) begin
        if (!rst_in)
            rst_out <= 1'b0;
        else 
            rst_out <= rst_q;
    end
endmodule

测试代码：

module tb;

reg clk;
reg rst_in;
wire rst_out;
initial begin
    clk = 0;
    rst_in = 0;
    #117 rst_in = 1;
    #205 rst_in = 0;
    #553 rst_in = 1;
    #600 $finish;
end
always #10 clk = ~clk;
RSTu1(
    .clk(clk),
    .rst_in(rst_in),
    .rst_out(rst_out)
    );
endmodule

这个是综合出来的电路：

仿真时序图：

底下是放大的几张图片：