基于FPGA的异步复位同步释放

1. 异步复位

一般让复位信号低电平有效，复位信号不受时钟的控制，只要复位信号有效，那么电路就会复位。对应的写法为：

always @ （posedge clk or negedge rst_n） begin
    if (!rst_n)
        xxxx;
    else 
        xxxx;
end

always块中，敏感量为两个，一个是时钟信号的上升沿，一个是复位信号的下降沿，当复位信号下降沿出现时，不论时钟信号在什么状态，都执行复位。

2. 同步复位

同步复位，即如果复位信号有效，则只能在时钟上升沿让电路复位。对应写法为：

always @ (posedge clk) begin
    if (!rst_n)
         xxxx;
    else 
        xxxx;
end

为了避免亚稳态，采用异步复位、同步释放的解决方法。
Verilog代码：

module sys_rst(
	input rst_n,
	input clk,
	output reg rst_s1
);
	reg rst_s0;
	
	always@(posedge clk or negedge rst_n)begin
		if(!rst_n)begin
			rst_s0 <= 1'b0;
			rst_s1 <= 1'b0;
		end
		else begin
			rst_s0 <= 1'b1;
			rst_s1 <= rst_s0;
		end
	end
	
endmodule

testbench代码

`timescale 1ns/1ns
module sys_rst_tb;

	reg clk;
	reg rst_n;
	wire rst_s1;
	
	sys_rst sys_rst_inst(
		.rst_n		(rst_n	),
		.clk			(clk		),
		.rst_s1		(rst_s1	)
);

	initial clk = 0;
	always#10 clk = ~clk;
	
	initial begin
		rst_n = 0;
		#100;
		rst_n = 1;
		#50;
		rst_n =0;
		#70;
		rst_n = 1;
		#200;
		$stop;
	end

endmodule

仿真波形