FPGA时钟资源

时钟资源

在Xilinx的FPGA中，时钟网络资源分为两大类：全局时钟资源和区域时钟资源。

• 全局时钟，是一种专用互连网络，它可以降低时钟歪斜、占空比失真和功耗，提高抖动容限。Xilinx的全局时钟资源设计了专用时钟缓冲与驱动结构，从而使全局时钟到达CLB、IOB和BRAM的延时差最小。所以这类资源在FPGA比较宝贵，一般器件手册都会有多少个全局时钟的介绍。

• 局域时钟则只是能够驱动FPGA部分区域，比如BUFR、BUFMR、BUFIO、BUFH等。它们的区域都有限，有一定的限制，工程师在使用时需要特别注意；如果任意分配，恐怕会带来硬件问题。

以Virtex-6为例，一个时钟行，共包含12个水平时钟线，12个水平时钟线可以全部由全局时钟BUFG驱动。也可以由区域内部的时钟组件缓冲器驱动，例如BUFH和BUFR。面对bufg，bufr，bufio等众多类型的时钟资源，内部的布线资源是很宝贵的。不同的时钟资源，相关的性能指标也是不同的，如图1，在region中如果使用BUFR，输入输出的时钟频率都有限制，需要根据应用来选择。所以根据时钟的驱动能力需求，工程师可以独立选择不同的时钟buffer。

时钟buffer

这个时候有人会问什么是BUFG、BUFR和BUFH。

• BUFG，它的输入是IBUFG的输出，是全局时钟网络时钟驱动器，如果时钟信号要走全局时钟网络，必须通过这个BUFG来驱动，BUFG可以驱动所有的CLB，RAM，IOB。spartan6 有一共有16个BUFG全局时钟线。virtex-6则一共有32个BUFG全局时钟线。Zynq一共有22个BUFG全局时钟线。

• BUFR是regional时钟网络，顾名思义，它的驱动范围只能局限在一个clock region的逻辑，但是它可以同时驱动IO和内部逻辑。BUFR可以被如下节点所驱动：

  1、所有能驱动BUFIO的节点
  2、MMCMs clock outputs 0-3
  3、General interconnect

  BUFR相比BUFG的最大优势是skew和功耗都比较小，在源同步的设计中，这一点也是很关键的。

• BUFIO是用来驱动I/O列内的专用时钟网络，这个专用的时钟网络独立于全局时钟资源，适合采集源同步数据。BUFIO只能由位于同一时钟区域的Clock-Capable I/O驱动。一个时钟区域有4个BUFIO，其中的2个可以驱动相邻区域的I/O时钟网络。BUFIO不能驱动逻辑资源（CLB、BRAM等），因为I/O时钟网络只存在于I/O列中。

• IBUG 输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUF元，否则在布局布线时会报错。 IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多种格式的IO标准。

• IBUFGDS
  是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。

全局时钟资源的使用方法

全局时钟资源的使用方法有以下5种，如图2所示。

1. IBUFG + BUFG的使用方法：
   IBUFG后面连接BUFG的方法是最基本的全局时钟资源使用方法，由于IBUFG组合BUFG相当于BUFGP，所以在这种使用方法也称为BUFGP方法。
2. IBUFGDS + BUFG的使用方法：
   当输入时钟信号为差分信号时，需要使用IBUFGDS代替IBUFG。
3. IBUFG + DCM + BUFG的使用方法：
   这种使用方法最灵活，对全局时钟的控制更加有效。通过DCM模块不仅仅能对时钟进行同
   步、移相、分频和倍频等变换，而且可以使全局时钟的输出达到无抖动延迟。
4. Logic ＋ BUFG的使用方法：
   BUFG不但可以驱动IBUFG的输出，还可以驱动其它普通信号的输出。当某个信号(时钟、
   使能、快速路径)的扇出非常大，并且要求抖动延迟最小时，可以使用BUFG驱动该信号，
   使该信号利用全局时钟资源。但需要注意的是，普通IO的输入或普通片内信号进入全局
   时钟布线层需要一个固有的延时，一般在10ns左右，即普通IO和普通片内信号从输入到
   BUFG输出有一个约10ns左右的固有延时，但是BUFG的输出到片内所有单元(IOB、CLB、选
   择性块RAM)的延时可以忽略不计为“0”ns。
   5． Logic + DCM + BUFG的使用方法：
   DCM同样也可以控制并变换普通时钟信号，即DCM的输入也可以是普通片内信号。