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- 前言
- 一、单选题
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- 1.Verilog和OOP都具有例化的概念，但是在细节方面却存在一些区别。下面的选项中关于Verilog和OOP中例化的概念说法错误的是()。
- 2、在system verilog中，关于类（class）的说法正确的是:
- 3、关于以下UVM的说法错误的是?
- 4、在编写System Verilog断言的时候，要表示在当前时钟沿检查到a=1后，检测接下来连续4个时钟内b=1。以下写法正确的是：
- 5、使用system verilog编写如下代码，下列选项正确的是:
- 6、在某个类中，有如下定义,下列选项描述正确的是:
- 7、System verilog常用于编写testbench。关于以下两个赋值语句(略去其他语句），说法正确的是:
- 二、问答题
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- 1、在同步电路中，什么建立时间和保持时间?怎么样计算同步电路的最大速度?
- 2、简述SV或者UVM验证平台的基本框架图
- 3、针对某组接口(可以以APB slave接口为例)进行测试点分解(即验证特性提取)时，可以从哪些方面进行分解提取，以保证验证全面性。
- 4、代码覆盖率和功能覆盖率有什么区别?简述你对代码覆盖率和功能覆盖率的理解。
- 5、简述interface和clock blocking的优点
- 6、列举随机测试时，你通常考虑的随机化对象有哪些?
- 7、简述定宽数组、动态数组、队列、关联数组的特点。
- 8、请简述:在UVM验证平台运行过程中，build_phase，connect_phase，run_phase的功能和典型应用?
- 9、简述UVM工厂机制的意义
- 10、阅读程序，写出输出结果
- 11、采用UVM或SV编写一个简单的apb接口的driver。
前言
笔试题型：单选 + 问答题
笔试平台：牛客（手机+电脑监控）
笔试时间：1h
一、单选题
1.Verilog和OOP都具有例化的概念，但是在细节方面却存在一些区别。下面的选项中关于Verilog和OOP中例化的概念说法错误的是()。
A. Verilog中的例化是动态的
B. System Verilog类在使用前必须先例化
C. verilog的实例名只可以指向一个实例
D. System Verilog句柄可以指向很多对象，当然一次只能指向一个
2、在system verilog中，关于类（class）的说法正确的是:
A. 类只能在program，package中定义,不能在module中定义
B. 类只能在program中使用，不能在module中使用
C. 类中的程序称为方法,也就是在类的作用域内定义的内部task或者function
D. 使用constant声明静态变量
3、关于以下UVM的说法错误的是?
A. uvm_object是UVM中最基本的类,几乎所有的类都继承自uvm_object
B. UVM真正的树根是一个称为uvm_top,uvm_top是一个全局变量，它是uvm_root唯一的一个实例
C. 可以通过get_full_
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