基于Libero的工程创建

于 2024-07-28 10:20:11 发布
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分类专栏： Libero 文章标签： fpga
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基于Libero的工程创建

第一步：双击进入到工程界面，编写项目详细信息。

在这里插入图片描述
Project Name：标识您的项目名称。不要使用空格或保留的Verilog或VHDL关键字。

Project Location：在磁盘上标识您的项目位置。

Description：关于您的设计和项目的一般信息。

Preferred HDL Type：将HDL类型设置为以下类型之一：Verilog/VHDL。
免费生成的文件（SmartDesigns、SmartGen内核等）是以您指定的HDL类型创建的。免费SoC支持混合HDL设计。

Enable Block Creation：允许您为设计构建块。这些模块可以以其他设计组装，具有部分布局，并针对特定微芯片器件的时序和功率性能进行了优化。优化后，您可以在多个设计中使用相同的块。

第二步：设备选择

在这里插入图片描述
Family：微芯片器件家族。零件表中仅显示属于该系列的设备。

Die/Package/Speed：器件芯片、封装和速度等级。使用模具/封装/速度过滤器仅查看您感兴趣的选择。可供选择的芯片/封装/速度等级取决于您拥有的Libero SoC许可证的级别（评估、银、金或白金）。有关更多信息，请参阅Libero SoC许可网页

Core Voltage：设备的核心电压。如果支持宽范围电压，则显示由分隔符分隔的两个数字。例如，1.2~1.5表示设备核心电压可以在1.2到1.5伏之间变化。

Range (PolarFire)：设备在您的应用中可能遇到的电压和温度范围。SmartTime、SmartPower、时序驱动布局、电源驱动布局、时序报告和背注释模拟等工具会受到操作条件的影响。
为您的设备选择合适的选项。支持的操作条件范围因您的设备和包装而异。要找到您的推荐温度范围，请参阅您的设备数据表。选项包括：All: 所有范围；EXT:扩展了的；IND: 工业的；MIL：军事。
Range (SmartFusion 2, IGLOO 2, and RTG4)：设备在您的应用中可以满足的温度范围。结温是环境温度、空气流量和功耗的函数。SmartTime、SmartPower、时序驱动布局、电源驱动布局、时序报告和背注释模拟等工具会受到操作条件的影响。选项包括：All: 所有范围；COM：商用（不适用于RTG4设备）；TGrade1：汽车（不适用于RTG4设备）；EXT:扩展了的；IND: 工业的；MIL：军事。支持的操作条件范围因您的设备和包装而异。请参阅设备数据表以找到您的推荐温度范围。通过检查“项目设置”>“分析”操作条件，也可以找到与从选择列表中选择的值对应的温度范围。

Reset Filters：将除“族”外的所有过滤器重置为默认的“全部”选项。

Search Parts：逐个字符搜索零件。搜索结果显示在零件表中。

第三步：设备设置页面（PolarFire）

在这里插入图片描述
Core Voltage：设置设备的核心电压。

Default I/O technology：将所有I/O设置为默认值。可以在I/O属性编辑器中更改单个I/O的值。可用的I/O技术取决于系列。

Reserve pins for probes：如果您打算使用SmartDebug进行调试，请保留您的引脚用于探测。如果未选中，I/O可以用作通用I/O。

设备设置页面（SmartFusion 2和IGLOO 2）
在这里插入图片描述

Default I/O technology：将所有I/O设置为默认值。可以在I/O属性编辑器中更改单个I/O的值。可用的I/O技术取决于系列。

Reserve pins for probes：如果您打算使用SmartDebug进行调试，请保留您的引脚用于探测。如果未选中，I/O可以用作通用I/O。

PLL supply voltage (V)：设置您计划连接到设计中所有PLL的电源电压，如MDDR、FDDR、SERDES和FCCC。

VDD Supply Ramp Time：每个SmartFusion 2和IGLOO 2 FPGA都设计了上电管理电路。这些电路可确保设备从断电状态轻松过渡到加电状态。SmartFusion 2、IGLOO 2和RTG4系统控制器负责在设备通电或重置时进行系统通电重置。系统控制器将所有I/O保持在高阻抗状态，直到所有电源达到所需水平，系统控制器完成重置序列。SmartFusion 2和IGLOO 2设备中的上电复位电路要求VDD和VPP电源在预定义的时间内从0 V单调斜坡到最小推荐工作电压。VDD和VPP没有排序要求。在设计生成过程中，有四种斜坡率选项可供选择：50μs、1ms、10ms和100ms。每个选项代表适用于VDD和VPP的最大斜坡率。
稍后可以在“项目设置”对话框中修改设备信息（如模具、封装和速度）。

System controller suspended mode：暂停系统控制器的操作。选中此框可在设备通电时将系统控制器置于重置状态。这将暂停执行所有系统服务。有关SmartFusion 2和IGLOO 2的系统服务列表，请参阅您设备的《系统控制器用户指南》。

设备设置页面（RTG4）
在这里插入图片描述
Default I/O technology：将所有I/O设置为默认值。可以在I/O属性编辑器中更改单个I/O的值。可用的I/O技术取决于系列。

Reserve pins for probes：如果您打算使用SmartDebug进行调试，请保留您的引脚用于探测。如果未选中，I/O可以用作通用I/O。

Enable Single Event Transient mitigation：控制FPGA结构中单事件瞬态（SET）的缓解。选中此框后，SET滤波器将全局打开，以帮助减轻辐射引起的瞬态。默认情况下，此框未选中。

第四步：设计模板页面

您可以在“设计模板”页面使用Libero SoC的内置模板来自动化SmartFusion 2或IGLOO 2的设计过程。该模板使用System Builder工具进行系统级设计，或在您的设计中使用微控制器子系统（MSS）。两者都将加快设计过程。
在这里插入图片描述
None：如果不想使用设计模板，请选择。

Create a System Builder based design：使用系统生成器生成顶层设计。

Create a Microcontroller (MSS) based design：在设计中实例化微控制器（MSS）。将显示vault中可用的MSS核心版本。选择您想要的版本。

Use Standalone Initialization for MDDR/FDDR/SERDES Peripherals：检查是否要在SmartDesign中为每个设计外围设备（MDDR/FDDR/SERDES）创建自己的外围设备初始化逻辑。选中时，System Builder不会为您构建外围设备初始化逻辑。如果您想使每个外围设备的初始化逻辑彼此独立，那么独立初始化非常有用。

Instantiate System Builder/MSS component in a SmartDesign on creation：如果您正在使用此项目创建System Builder或MSS组件，并且不打算在基于SmartDesign的设计中使用它们，请取消选中。这对于使用HDL将系统构建器或MSS组件缝合在设计中的设计流程特别有用。

第五步：添加HDL源文件

在这里插入图片描述
Import File button：导入HDL源文件。当对话框出现时，转到HDL源所在的位置，选择HDL文件，然后单击“打开”。HDL文件被复制到Libero项目中的<prj_folder>/HDL文件夹中。

Link File button：允许您继续使用链接文件的绝对或相对路径。当“链接文件”对话框出现时（参见下图），转到HDL源所在的位置，选择HDL文件，然后单击“打开”。

Create links relative to the path set in Environment variable：单击“链接文件”按钮时可用。HDL文件链接到Libero项目。如果HDL源文件位于Libero项目之外并由其维护，请选中此复选框。此选项要求您指定一个设置了相对路径的环境变量。链接是相对于环境变量中设置的路径创建的。
注：如果选择相对路径并为相对路径提供环境变量，则无法切换到绝对路径。设置环境变量后，该选项在所有其他链接文件对话框中变为只读。

Delete button：从项目中删除选定的HDL源文件。如果HDL源文件链接到Libero项目，则链接将被删除。

第六步：添加约束

在这里插入图片描述
Import File button：导入HDL源文件。当对话框出现时，转到HDL源所在的位置，选择HDL文件，然后单击“打开”。HDL文件被复制到Libero项目中的<prj_folder>/HDL文件夹中。

Link File button：允许您继续使用链接文件的绝对或相对路径。当“链接文件”对话框出现时（参见下图），转到HDL源所在的位置，选择HDL文件，然后单击“打开”。

Create links relative to the path set in Environment variable：单击“链接文件”按钮时可用。HDL文件链接到Libero项目。如果HDL源文件位于Libero项目之外并由其维护，请选中此复选框。此选项要求您指定一个设置了相对路径的环境变量。链接是相对于环境变量中设置的路径创建的。
注：如果选择相对路径并为相对路径提供环境变量，则无法切换到绝对路径。设置环境变量后，该选项在所有其他链接文件对话框中变为只读。

Delete button：从项目中删除选定的HDL源文件。如果HDL源文件链接到Libero项目，则链接将被删除。

傻童:CPU
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