牛客网verilog VL10 使用函数实现数据大小端转换

`timescale 1ns/1ns
module function_mod(
	input [3:0]a,
	input [3:0]b,
	
	output [3:0]c,
	output [3:0]d
);


convert ac(
.	data_a	(a),
.	data_b	(c)
);
convert bd(
.	data_a	(b),
.	data_b	(d)
);

endmodule



module convert(
	input [3:0]data_a,
	output reg [3:0]data_b
);
always@(*)begin
	data_b[0]<=data_a[3];
	data_b[1]<=data_a[2];
	data_b[2]<=data_a[1];
	data_b[3]<=data_a[0];
end

endmodule

//小端模式，低地址放低位(固定了的方向)