vivado如何导出网表和时延文件（新手小白自救教程）

最新推荐文章于 2025-03-21 22:29:22 发布

钰慧369

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文章标签： fpga开发经验分享

本文链接：https://blog.csdn.net/qq_65062657/article/details/143636811

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在 Xilinx Vivado 上生成网表文件的详细步骤如下。此流程将带您完成从创建 Vivado 工程、导入设计文件、综合设计到导出网表文件的所有步骤。

步骤 1：启动 Vivado 并创建工程

打开 Xilinx Vivado，点击 Create New Project。
在 Project Name 页面中，为工程指定一个名称（例如 counter_project），选择工程保存位置，然后点击 Next。
在 Project Type 页面中，选择 RTL Project，并勾选 Do not specify sources at this time，然后点击 Next。
在 Default Part 页面，选择目标 FPGA 芯片型号（例如 xc7z020clg484-1，您可以选择适合您的 FPGA 芯片），点击 Next 并 Finish。

步骤 2：导入设计源文件和测试平台文件

在工程创建完成后，Vivado 会显示 Project Summary 页面。
在 Flow Navigator 中，选择 Add Sources，然后选择 Add or Create Design Sources。
点击 Add Files 按钮，将您的 design.v（计数器设计文件）添加到工程中，点击 OK，然后 Finish。
再次选择 Add Sources，选择 Add or Create Simulation Sources。
点击 Add Files 按钮，将您的 testbench.v（测试平台文件）添加到工程中，点击 OK，然后 Finish。
现在，Vivado 工程中应包含 design.v 作为设计文件和 testbench.v 作为仿真文件。

步骤 3：添加约束文件（可选）

如果需要在 FPGA 上实际运行设计，可以添加 .xdc 约束文件来指定时钟、输入/输出引脚的位置等。

在 Flow Navigator 中，点击 Add Constraints。
选择 Add Files，添加约束文件（如 constraints.xdc），点击 OK 和 Finish。
注：如果你想生成SDF文件还是需要约束滴

注意：此步骤对于在 ModelSim 中仿真网表文件不是必需的，仅当您需要在 FPGA 硬件上验证设计时才需要此步骤。

步骤 4：运行综合（Synthesis）

在 Flow Navigator 中，点击 Run Synthesis。
Vivado 将会开始综合设计，并将 HDL 代码转换为逻辑网表，等待综合完成。
综合完成后，Vivado 会显示一个对话框，询问是否打开综合后的设计。选择 Open Synthesized Design 以查看综合结果。
可以在 Schematic 窗口中查看逻辑网表的结构，验证综合的正确性。

步骤 5：导出网表文件

在打开的综合设计中，点击 File > Export > Export Netlist。
在弹出的对话框中设置以下参数：
- Export Type：选择 Synthesis，表示导出综合后的网表文件。
- Format：选择 Verilog（如果需要生成 VHDL 格式，可以选择 VHDL）。
- Directory：选择网表文件的保存位置，例如项目目录下的 netlist 文件夹。
点击 OK，Vivado 会在指定位置生成一个 Verilog 文件（例如 counter_netlist.v），该文件就是综合后的网表文件，可以用于后续仿真。

步骤 6：生成延时文件（SDF 文件，用于后仿，选择性步骤）

如果您需要进行时序后仿，可以导出延时文件（SDF 文件），将综合后的延迟信息添加到仿真中。

在 Flow Navigator 中，点击 Run Implementation 以运行实现流程。
实现完成后，点击 Open Implemented Design 查看已实现的设计。
在菜单栏中，选择 Tools > Timing > Write SDF。
在弹出的对话框中，选择保存路径并指定文件名（例如 counter.sdf）。
点击 OK，Vivado 将生成一个标准延时文件（SDF 文件）。

write_sdf E:/test1/design.sdf

您可以通过在 write_sdf 命令中添加 -force 选项来允许覆盖已存在的文件。以下是更新后的命令：

write_sdf -force E:/test1/design.sdf

步骤 7：在 ModelSim 中使用网表文件进行后仿

现在，您可以将生成的网表文件和延时文件导入 ModelSim 中进行后仿。

ModelSim 后仿仿真脚本示例

创建一个 run_simulation.tcl 文件，内容如下：

# 创建 ModelSim 工作库
vlib work

# 编译网表文件
vlog -work work counter_netlist.v

# 使用 SDF 文件进行时序后仿
vsim -c -voptargs="+acc" work.testbench -sdfmax /testbench=counter.sdf -do "
    log -r /*;
    run -all;
    quit;
"