AI芯片的存储系统设计：三层SRAM缓存的结构与重用路径优化

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AI芯片的存储系统设计：三层SRAM缓存的结构与重用路径优化

关键词
AI芯片架构、SRAM分层缓存、数据重用、L0/L1/L2缓存结构、片上存储优化、带宽约束、延迟控制、Tile缓存策略、数据流映射、功耗与算力平衡

摘要
随着神经网络模型参数量的激增与推理数据流复杂度提升，AI芯片中的片上存储系统逐步演进为多层次、高密度、高带宽的SRAM结构，以满足计算阵列对张量输入/输出的高频访问需求。本篇文章深入剖析AI芯片中常见的三层SRAM存储体系（L0/L1/L2），重点分析其在结构组织、调度策略、Tile映射与数据重用等方面的设计原则与优化路径，旨在系统性揭示片上缓存系统如何成为连接算力与内存带宽之间的高效中介，并为企业级AI推理芯片设计提供实战支撑。

目录
第1章：AI芯片中的存储挑战——模型规模与算力之间的带宽夹层
第2章：三层SRAM结构概述——L0/L1/L2分级设计逻辑
第3章：L0缓存设计与PE紧耦合机制
第4章：L1 SRAM的Tile调度缓存与共享重用
第5章：L2 SRAM作为片上共享存储的结构组织方式
第6章：数据重用路径构建——从Tile映射到广播策略
第7章：缓存一致性维护机制与动态失效恢复策略
第8章：面向大模型的存储调度优化与工程实践

第1章：AI芯片中的存储挑战——模型规模与算力之间的带宽夹层

随着大规模神经网络模型的兴起，AI芯片在推理阶段面对的主要瓶颈已不再仅仅是计算能力，而是算力与数据访问带宽之间的不匹配。TPU、NPU 等张量加速器所集成的高密度 MAC 阵列具备极高的运算并发能力，但要想使这些阵列持续处于高活跃状态，必须保证输入激活、权重与中间结果以高速、低延迟的方式供给。这一目标要求片上必须配备结构合理、带宽充足、延迟可控的数据缓存系统。

外部 DRAM 带宽受限，且访问延迟高，不能满足 MAC 阵列的周期级数据供给需求。实际测算中，从主存访问一次完整输入张量的延迟可高达数百个时钟周期；而阵列执行一个 Tile 的计算可能仅需十几个周期，这将导致大量 PE 空转等待，吞吐量严重下降。

此外，神经网络模型具有显著的空间局部性（如卷积核复用）和时间重用性（如中间激活结果参与多个下游计算），这进一步要求 AI 芯片提供可支持高频数据重用的局部缓存机制。为此，片上必须构建具有层级结构、不同带宽-容量权衡、支持数据预取与广播的存储子系统。

因此，AI芯片的缓存设计不仅是“辅助数据搬运”的模块，更是整个算力调度体系的中枢之一。一个性能瓶颈往往不是由计算阵列决定，而是由L1或L2缓存调度不当导致的调度阻塞与带宽饥饿。

第2章：三层SRAM结构概述——L0/L1/L2分级设计逻辑

AI芯片中典型的片上存储系统采用 L0/L1/L2 三层分级结构，每一层根据距离计算核心的物理距离、访问带宽、容量大小和使用场景进行差异化设计，从而在面积、功耗与性能之间取得平衡。该层次结构主要服务于以下三个核心目标：

低延迟数据访问：L0/L1 紧耦合设计可实现周期级的数据读取；
高带宽并发供给：L1 层为整个子阵列提供输入/权重广播能力；
共享与重用能力增强：L2层连接多个子阵列，支持跨Tile跨任务的数据预取与复用。

以下为三层结构的基本逻辑与设计原型：

2.1 L0：PE局部缓冲（Local Register File）

L0 缓存是每个 PE 内部直接集成的局部存储区域，通常为单周期访问的 SRAM 或寄存器组，容量较小（1KB~4KB 级别），仅存储当前 Tile 所需的部分激活/权重块或中间计算结果。L0 的设计强调以下特性：

紧耦合性：与 MAC 执行路径并行设计，访存无等待；
指令直控：执行指令可直接读取/写入 L0 缓存地址；
非共享结构：每个 PE 独享，不支持其他 PE 访问；
生命周期短：数据驻留时间仅为一个 Tile 执行周期。

L0 是提升 PE 执行效率的关键部件，其容量与PE并行度、精度模式、计算路径宽度密切相关。

2.2 L1：阵列子块共享缓冲区（Sub-array Shared SRAM）

L1 缓存通常为一个子阵列（如 16×16 或 32×32 个 PE）共享的中间缓冲层，用于存储当前一批 Tile 所需的激活数据与权重块，或临时保存各 PE 的输出结果，等待写入主存或传给下游层。

L1 的设计特征包括：

中等容量（32KB~256KB）：可支持多个 Tile 的连续调度；
高带宽接口：与每个 PE 连接的访问口为独立通道，避免总线冲突；
广播与分发控制逻辑：支持输入张量沿行/列广播机制；
Tile 管理结构：具备 Tile 标识索引、生命周期计数器与占用位图，支持数据复用与失效判断。

L1 作为调度器与阵列之间的缓冲地带，通常集成有内建DMA与Tile预取控制器，实现 Tile 的异步搬运与执行对齐。

2.3 L2：全芯片共享缓存池（Global Shared SRAM）

L2 层作为全芯片级的共享SRAM，服务于多个阵列子模块、图调度器、DMA引擎与控制器之间，是数据流动的“中转中心”。

L2的主要作用包括：

模型权重存储：预加载完整模型的压缩权重块；
中间激活保留：在跨层调度间存储计算结果；
带宽调节器：减缓DRAM与阵列之间的传输速率差；
任务切换支持：多个推理任务并发时，存储任务上下文与Tile中间状态。

L2的设计重点在于多端口并发访问机制、Tile索引查找引擎与读写冲突管理模块，是支持片上“轻RTOS”式多任务调度与图级Tile路由的基础。

三层SRAM结构并非孤立存在，而是通过数据调度协议、Tile映射表与控制通路实现精密耦合。

第3章：L0缓存设计与PE紧耦合机制

L0 缓存（有时称为 Local Register File 或 PE-local SRAM）是张量处理阵列（TPA）中最靠近计算核心的一级数据缓存，专门为单个 PE 提供低延迟、高带宽的本地数据支撑。由于其访问周期极短、数据重用频繁，它不仅决定了每个计算周期的指令效率，还直接影响整个阵列的运行节奏与调度灵活性。

3.1 L0缓存的定位与结构特性

L0 缓存主要设计目标是将计算所需的数据（如输入 Tile、权重片段、中间结果）驻留在计算单元本地，在不经由任何共享总线的情况下，实现数据的即时访问与更新。其典型结构特征包括：

容量极小（通常为 1KB~4KB）：适配单 Tile 的数据片段，避免资源冗余；
单周期访问延迟：寄存器级的访问路径，适合高频次调用；
双端口设计：支持读写并发，提高流水执行效率；
数据生命周期极短：数据驻留仅覆盖一个或若干计算周期，之后自动清空或覆盖。

此缓存通常以 Tile 为基本数据单位组织，并配合 PE 控制器进行 Tile 分发与寄存器指令地址映射。

3.2 PE与L0缓存的耦合机制

PE与L0缓存的耦合不仅体现在物理布局上的邻近关系，更体现在其逻辑调度上的协同执行。二者之间的协作机制主要体现在以下几个方面：

同步启动机制：当控制器发出Tile执行指令时，同时触发L0从输入缓存中取数，驱动MAC路径；
写后读调度优化：利用中间结果在L0中存储时间差，实现下一阶段指令对结果的复用（减少写回）；
流水线结构映射：多个MAC阶段分别读取不同地址段，L0以带延迟索引方式支撑；
精度适配映射：在低精度计算（如INT8）模式下，L0可在相同面积内存储更多子Tile，实现计算密度提升。

在实际部署中，为进一步提高访问效率，L0常集成最小型的索引指针表与Tile访问统计器，用于判断是否命中缓存，或是否需切换计算块。

3.3 重用场景与典型调度模式

L0 缓存尽管容量有限，但在以下典型计算场景中发挥关键性数据重用作用：

卷积核复用：一次加载的权重Tile可被多个输入激活块重复使用，尤其在滑动窗口卷积中；
逐点卷积/全连接层：输入数据在多个权重路径中被同时调用，L0中维持短暂的广播使用状态；
激活函数融合路径：在算子融合路径中，L0中中间结果可被激活函数直接取用，减少传输与转换。

芯片编译器在调度Tile时，必须明确标记“复用次数”与“驻留时长”，以优化L0空间利用率。

第4章：L1 SRAM的Tile调度缓存与共享重用

L1 缓存位于 L0 与 L2 之间，是阵列子块级别（如 16×16 PE Block）的共享缓存单元，其主要职责是支撑多个 PE 同时访问同一 Tile 的数据，并在调度过程中提供对 Tile 加载、释放、重用、广播等行为的完整支持。

4.1 L1缓存的结构与物理分布形式

L1 通常部署为每个子阵列独享的 SRAM 模块，其容量介于几十 KB 到数百 KB 之间，并通过统一控制器进行 Tile 分配和访问管理。

典型结构包括：

Tile Buffer Pool：以张量 Tile 为单位划分的内存池，支持动态分配与释放；
访问控制队列：管理各 PE 请求队列，解决访存冲突；
广播管理器：将输入或权重Tile广播至阵列对应方向；
生命周期计数器：追踪每个 Tile 的使用次数与任务绑定情况；
地址映射表：提供逻辑Tile索引与物理缓存地址的映射关系。

L1 的逻辑必须同时满足多个 Tile 读写请求，并保证对 L0 的输入投递具有时间对齐特性。

4.2 L1缓存中的Tile调度策略

L1 并不仅是静态的缓存层，它参与调度器的“数据准备阶段”，通过高效的缓存策略协助调度器完成多Tile任务的排队与调度。

关键调度策略包括：

Tile就绪判定机制：调度指令仅在L1中对应 Tile 加载完毕时触发派发；
优先级分发路径：热点 Tile 或长生命周期 Tile 优先投递至L0缓冲区；
Tile间冲突规避：检测多个Tile在输入/输出缓存之间的资源冲突并重新排队；
FIFO Tile流控制：对调度窗口内的Tile按顺序执行，避免乱序计算引发数据覆盖；
中间结果驻留重用：允许部分中间结果不立刻写回 L2，而是在 L1 中保留供下游操作使用。

这些策略要求L1缓存具备一定程度的状态管理能力，并与图调度器共享Tile调度图谱。

4.3 共享重用机制下的带宽优化路径

共享缓存的设计初衷之一是提升数据的“重复利用效率”，减少不必要的主存访问。L1 缓存通过以下几种方式支持数据重用：

广播路径中的本地保持：已广播的Tile数据可留存于L1避免重复发送；
Tile合并调度：多个Tile共享输入或权重时，通过静态合并避免多次搬运；
跨层Tile缓存策略：允许部分中间结果在跨多个计算阶段中反复使用而不被清空；
控制路径预读机制：提前预测后续调度中的Tile需求，将共享Tile预加载进L1；
精度匹配复用：低精度模式下，将多个Tile拼装为单缓存块存储，实现面积复用。

这些机制不仅提升了访问效率，还显著降低了片上总线冲突率与能耗，是现代高效 AI 推理芯片不可或缺的基础设计之一。

第5章：L2 SRAM作为片上共享存储的结构组织方式

L2 SRAM 在 AI 芯片存储体系中充当片上共享缓存层，位于各个 TPA 子阵列、图调度器、DMA 引擎与主控逻辑之间，承担着大规模张量数据的中转、调度缓冲、跨任务共享与数据预加载等关键功能。其结构设计需平衡容量、访问并发性与访问调度复杂度，是 AI 芯片“内存带宽分发中心”的核心部件。

5.1 L2 的角色定位与访问特征

L2 SRAM 并不直接服务于某个 PE，而是以“全片资源”角色介入整个推理过程的调度链条。其典型作用包括：

张量池缓存（Tensor Pool）：存储所有中间激活、静态权重块与模型常量；
调度缓冲层（Schedule Buffer）：为下一阶段 Tile 执行提供预加载数据；
主存对接桥（DRAM Interface Proxy）：分担 DRAM 的访问压力，充当 DRAM 与 TPA 之间的数据缓冲；
上下文管理区（Context Storage）：支持多任务执行时不同图结构状态的快照保存与切换。

L2 通常使用分区结构，每个分区具备独立读写口与调度控制器，实现高并发访问与多通道 DMA 映射能力。

5.2 L2 的空间组织方式与分区结构

L2 SRAM 的内部结构设计倾向于采用可编址的多分区架构，每个分区按 8KB～128KB 粒度分布，对应以下设计目标：

逻辑Tile分组映射：每一类Tile（输入、权重、中间输出）固定映射至特定分区；
DMA协同接口：每个分区配备一个轻量DMA子控制器，独立调度其数据读写；
访问仲裁机制：采用Round-Robin或优先级仲裁器协调不同阵列对同一分区的访问冲突；
片上网络映射表：建立子阵列与L2分区之间的路径映射矩阵，支撑高效数据广播与多阵列预取；

这种分区结构支持按“任务粒度”进行访问隔离，使得多个模型、子图甚至不同任务可并行调度而不会互相影响。

5.3 Tile 路由与 L2 接口设计

L2 与下游阵列之间的数据连接依赖高带宽、低延迟的 NoC 或 Crossbar 路由器。常见的数据传输模型包括：

任务调度预加载：由图调度器将下一阶段所需Tile预取至阵列本地 L1 缓存；
权重Tile常驻策略：常用权重块固定驻留于 L2 共享缓存，避免多次从DRAM加载；
跨层中间激活共享：由多个子阵列共享中间结果输出，减少数据重复传输；
结构化数据映射表：为每类Tile设定唯一的L2地址索引、生命周期标记与路由路径，供编译器与调度器统一调用。

这些路径策略决定了L2缓存如何在数千次 Tile 调度循环中提供稳定的数据服务，是张量数据“物理走向”的实际落地关键。

第6章：数据重用路径构建——从Tile映射到广播策略

张量数据在神经网络中普遍存在跨通道、跨层、跨路径的重用性。为了提升 AI 芯片的能效比与执行密度，存储系统必须为这些数据构建可复用的传输路径与共享策略，从而减少冗余数据加载与内部访存延迟。本章将从 Tile 映射的空间布局、广播路径的设计结构以及调度辅助策略三个方面展开详解。

6.1 Tile 重用的根本动因与策略需求

在实际模型推理中，张量Tile的重复利用场景主要包括：

卷积权重复用：同一权重Tile用于多个滑动窗口；
输入激活共享：一个输入Tile供多个PE同时参与计算；
残差连接/注意力融合：中间激活结果参与多个路径计算；
跨层张量流复用：上层输出直接参与下一层多个操作；

上述场景需要存储系统提供以下功能支撑：

保持 Tile 常驻状态；
广播机制对接多个 PE 或子阵列；
复用计数与生命周期管理；
避免不必要的数据刷新与重载。

6.2 Tile 映射策略与空间布局设计

Tile 映射是指在编译阶段将逻辑张量切块与存储地址、阵列布局之间建立映射关系。良好的映射策略是实现数据重用的前提。关键设计点包括：

Tile分类映射：根据Tile类型（输入、权重、激活）选择对应缓存层级（L0/L1/L2）；
空间邻近性映射：将使用相同Tile的PE映射至物理相邻区域，提升局部访问效率；
多次使用优先驻留：调度器优先安排重复使用Tile驻留于高层缓存（L1）；
动态重定位机制：允许部分Tile根据重用频率在执行中期从L2提升至L1或L0；
跨阵列共享Tile对齐机制：通过在共享Tile池中统一Tile ID与版本号，实现阵列间Tile复用一致性。

Tile映射策略由芯片编译器、Tile调度器与图调度器共同制定，是存储系统发挥性能上限的关键参数之一。

6.3 广播路径的结构组织与调度策略

广播机制使得同一Tile数据在多个PE之间共享，是减少重复存储与带宽冗余的核心手段。常见路径设计包括：

按行/列广播：用于卷积类操作，将输入激活沿列广播、权重沿行广播；
子阵列范围广播：一个子阵列内的所有PE接收同一数据块；
集中式Tile路由器：支持多个子阵列共享L2中同一Tile，由中央调度器协调路由时序；
Tile生命周期驱动广播：每个Tile带生命周期标记，广播路径在标记过期后自动关闭；
调度预测广播窗口：根据调度器预测路径，提前广播即将使用的Tile至目标阵列或PE组。

为了避免广播时引发的数据冲突或调度堵塞，芯片通常会设计多个广播控制口，并引入流控制协议（如Valid/Ready位）对广播行为进行节流。

通过映射优化与广播设计的协同构建，AI芯片的存储系统实现了“Tile级别的延迟隐藏与带宽压缩”，大幅提升了算力系统的执行密度与调度可持续性。

第7章：缓存一致性维护机制与动态失效恢复策略

随着AI芯片执行场景的复杂化，尤其在处理多模型、多任务、动态子图与精度切换等情况时，SRAM层级缓存系统面临显著的一致性挑战。为了确保数据访问正确性、缓存路径高效运行，必须构建精密的缓存一致性维护机制与动态失效恢复策略。

7.1 缓存一致性问题的来源

AI芯片中出现缓存不一致的典型情形包括：

写后读未同步：上游Tile刚被修改，下游PE已开始读取；
多PE并发写入冲突：多个路径试图更新同一位置的中间激活；
Tile生命周期管理失误：过期数据未及时回收，被错误复用；
编译调度变更引起数据位置偏移：如IR重编译或模型路径重排后，原有缓存映射失效。

此外，在大模型或动态分支执行中，不同路径对Tile共享存在非确定性访问，进一步放大了缓存冲突和一致性维护的难度。

7.2 一致性维护的硬件支持策略

为保障Tile缓存的可复用性与访问正确性，AI芯片通常在硬件层面引入以下机制：

Tile版本控制（Tile Versioning）：每个Tile在写入L1/L2时附加版本号，访问方需匹配当前有效版本；
Cache Tag机制：为L1/L2每一块缓存添加元数据标识（valid位、dirty位、task_id、layer_id等）；
广播写屏蔽控制：当Tile数据被多个路径共享时，禁止低优先级路径覆盖；
双缓冲切换（Ping-Pong Buffer）：在Tile更新过程中临时保留旧版本，防止读取干扰；
原子操作支持：对于Tile计数器、索引指针等关键状态变量，提供硬件原子操作能力，防止并发冲突。

这些机制可在缓存高并发使用场景中，提供底层的行为保障。

7.3 动态失效识别与恢复路径

当缓存不一致问题发生，芯片需具备迅速识别与动态恢复的能力，以避免系统级崩溃或数据错误传播。常见的失效检测机制包括：

L1/L2 命中/失效统计分析器：周期性采样访问失败率，预测缓存结构偏移；
调度器状态异常感知器：若某个 PE 长时间空闲且对应 Tile 未加载成功，则判断为 Tile 路由失效；
Tile 生命周期越界检测：Tile 被访问次数超过声明计数，则强制标记为异常；
数据校验机制（ECC/CRC）：缓存中的数据读取后进行完整性检查，发现损坏立即触发回滚。

恢复策略通常包括：

重新拉取失效Tile：从L2或DRAM重新加载数据并刷新缓存映射；
清除并重建路径依赖：清除该Tile相关的所有缓存引用，重构调度计划；
切换备用路径执行：在可行的情况下，将该路径迁移至其他阵列或缓存模块；
软中断标记并回退调度：系统进入保护态，等待Tile恢复后重新执行。

结合这些机制，AI芯片可在复杂调度图下实现稳定可靠的高性能推理执行。

第8章：面向大模型的存储调度优化与工程实践

当前主流AI模型持续向多层深、宽维度、多分支结构发展，随之带来的是显著增长的张量规模与调度图复杂度。AI芯片的存储子系统必须面向大模型场景进行调度机制的深度优化，以确保推理吞吐量、功耗与延迟三者之间的可控性。

8.1 多路径模型的Tile复用与冲突规避策略

大模型普遍存在以下特征：

Tile级依赖链长：如注意力模块的矩阵乘法-归一化-映射链；
路径共享程度高：多个分支对输入张量块存在共享需求；
Tile使用频次高：权重和激活的重复参与率高。

优化策略包括：

路径感知Tile调度图谱生成：在编译时提前标注每个Tile的路径依赖关系与访问先后顺序；
路径优先级映射表：调度器分配Tile缓存空间时，根据路径权重决定保留优先级；
Tile使用热度分布分析：根据Tile访问频率动态调整其存储层级（如频繁Tile提升至L1）；
跨路径缓存隔离机制：为不同路径的复用Tile配置虚拟地址空间，避免冲突访问。

这些机制构建出一套Tile调度行为的“执行期导航图”，辅助编译器与Runtime智能做出调度决策。

8.2 编译器与缓存系统的协同优化实践

AI芯片的存储调度与模型编译器紧密耦合，以下优化策略已在多个实际部署案例中取得显著效果：

Tile感知算子融合（Tile-aware Fusion）：仅当算子可共享Tile输入时允许融合，减少额外搬运；
Cache Hit 预估模型：编译器预估不同划分方案下L1/L2命中率，选择最优路径；
调度图剪枝（Graph Pruning for Memory Footprint）：对不参与推理路径的中间张量图进行剪枝处理；
静态Tile路由图（Static Tile Routing Map）：提前确定Tile传输路径，避免调度期频繁路径选择；
Runtime级Tile复用计数器嵌入：运行过程中动态调整Tile驻留策略，实现带反馈的智能调度。

这些策略均以提升张量数据在缓存体系中的访问效率为目标，形成从图优化、指令生成到芯片运行态全流程闭环。

8.3 大模型实践案例：缓存调度压缩效果分析

在一个典型的多分支Transformer推理部署项目中，采用上述策略前后，L2缓存使用率与访问效率出现如下变化：

缓存命中率由72%提升至93%；
DRAM访问频率下降42%；
推理延迟平均缩短27ms；
阵列资源空载率下降至15%以下。

这证明，大模型时代的AI芯片，是否具备高度适配的存储调度策略，将决定整个系统的推理极限。

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