关于时序约束的文章收藏

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最近都在整理Vivado的程序，关于时序约束的问题；

写的程序，modelsim的RTL级仿真都是符合逻辑的，但是编译完之后下载到板子上，就会出现一系列的问题。

大多数都是因为时序约束的问题；

之前对于时序约束概念比较少，只知道一些主时钟的约束，显然是不够的，因此在网上疯狂找vivado相关的时序约束，目前找到的有不少，先综合记录收藏。

收藏的时序约束文章

FPGADesigner的相关文章：

• Vivado使用技巧（29）：约束功能概述

• Vivado使用技巧（30）：使用时序约束向导

• Vivado使用技巧（31）：时钟的约束方法

• Vivado使用技巧（32）：IO延迟的约束方法

• Vivado使用技巧（33）：时序异常

• Vivado使用技巧（34）：路径分割现象

zhanghaijun2013的相关文章：

• 1 FPGA时序约束理论篇之建立保持时间
• 2 FPGA时序约束理论篇之时序路径与时序模型
• 3 FPGA时序约束理论篇之IO约束
• 4 FPGA时序约束理论篇之时钟周期约束
• 5 FPGA时序约束理论篇之两种时序例外
• 6 FPGA时序约束理论篇之xdc约束优先级
• 7 FPGA时序约束实战篇之梳理时钟树
• 8 FPGA时序约束实战篇之主时钟约束
• 9 FPGA时序约束实战篇之衍生时钟约束
• 10 FPGA时序约束实战篇之延迟约束
• 11 FPGA时序约束实战篇之伪路径约束
• 12 FPGA时序约束实战篇之多周期路径约束
• 13 FPGA时序约束之Vivado辅助工具
• 14 FPGA时序约束之Tcl命令的对象及属性

这一系列的文章很细节，而且还有对应的B站视频：

FPGA时序约束教程

上面这些教程看了个大概，目前工程的时序约束已经不会报出违规了，还需要再仔细看看。